第五章时序逻辑电路 数字电路技术基础(清华大学出版社).ppt

1、数字电子技术基础电子课件,郑州大学电子信息工程学院 2020年10月10日,第五章 时序逻辑电路,5.1 概述,一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 包含存储电路和组合电路 存储器状态和输入变量共同决定输出,二、时序电路的一般结构形式与功能描述方法,可以用三个方程组来描述：,驱动方程,状态方程,输出方程,向量函数的形式,三、时序电路的分类,1、同步时序逻辑电路与异步时序逻辑电路 同步：所有触发器状态的变化都在同一cp下同时发生 异步：没有统一的cp,触发器状态的变化不是同

2、时发生 2、Mealy型和Moore型 Mealy型： Moore型：,5.2 同步时序电路的分析方法,5.2.1 同步时序电路分析的一般步骤 分析：找出给定时序电路的逻辑功能 即找出在输入和CP作用下，电路的次态和输出。 一般步骤： 从给定的逻辑图写出每个触发器的驱动方程（即触发器输入信号的逻辑式），得到整个电路的驱动方程 将驱动方程代入触发器的特性方程，得到状态方程 从给定电路写出输出方程,例：,1、每个触发器的驱动方程,2、将驱动方程代入JK触发器的特征方程,根据逻辑图写出输出方程,3、电路的状态转换表,卡诺图,4、状态转换图,5、时序图,5.2.2 异步时序逻辑电路的分析方法,各触发器

3、的时钟不同时发生 例：,1、根据逻辑图写驱动方程,2、将驱动方程代入,3、状态转换图,状态转换表,5.3 寄存器,5.3.1 数码寄存器,逻辑功能：将数码或运算结果或指令信息（用二进制表示）暂时存放起来。 组成：由触发器和门电路组成。具有接受数据、存放数据、输出数据功能。 分类：数码寄存器和移位寄存器。,存放二进制数码的寄存器称为数码寄存器 寄存器中的触发器只要求具有置1、置0的功能 可用同步RS结构触发器、主从结构或边沿结构的触发器组成数码寄存器,维-阻触发器结构的74LS175,CC4076（三态输出的4位寄存器）,5.3.2 移位寄存器,一、右移移位寄存器,可实现数据的并行-串行转换 若

4、把串入端 和串出端 连接在一起，则构成右移环移寄存器,二、左移移位寄存器,器件实例：74LS194，左/右移，并行输入，保持，异步置零等功能,三、双向移位寄存器,例：,清零后连续加入CP脉冲，分析其逻辑功能。,解：S0S1=01，所以74LS194执行右移逻辑功能。 DIR= ，因此状态转换方程为：,扩展应用（四位 八位）,5.4 计数器,用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码 按计数容量分，十进制，60进制 “模”：计数器所能记忆的最大脉冲个数,5.4.1、同步计数器 同步二

5、进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,器件实例：74LS161,2. 同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,3. 同步二进制可逆计数器,解决方案：将加法计数器和减法计数器合并，再通过一根加/减控制线来选择加法或减法,器件实例74LS191,功能表：,5.4.2 同步十进制计数器,基本原

6、理：在四位二进制计数器基础上修改，当计到1001时，则下一个cp电路状态回到0000。,一、加法计数器,二、减法计数器,基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,器件实例：74160（同步十进制加法计数器）,三、集成同步十进制计数器,器件实例：74LS190（同步十进制加/减法计数器）,例1：用74161构成模256同步加法计数器,第一种连接方法：,第二种连接方法：,例2：用两片74160构成60秒计时电路,片（1）从00001001计数，当从1001返回到0000时，片（1）的进位信号为1，即片（2）计数一次。而当片（1）计数5

7、0个脉冲时，片（2）已计数五次，状态为 ，片（1）再从0000计数到1001时，经与非门后 使，再有一个脉冲，两片74160同时置零，即完成从059的计数。若的周期为1/60秒，则此接法可实现60秒计时，计时脉冲输出端为片（2）的。,5.4.3 异步计数器,一、二进制计数器,基本原理（加法）： 每一位从“1”变“0”时，向高位发出进位，使高位翻转,注：减法同加法类似，不同在于每一位从“0”变“1”时，向高位发出进位，使高位翻转,二、异步十进制计数器,加法基本原理： 在4位二进制异步加法计数器上修改而成， 要跳过 1010 1111这六个状态,器件实例：二五十进制异步计数器74LS190,三、集

8、成异步计数器,常见的异步二进制加法计数器产品主要有4位的（74LS293、74LS393、74HC393等）、7位的（如CC4024等）、12位的（如CC4040等）和14位的（如CC4060等）几种类型。,5.4.4 任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。,N进制,M进制,1、M N 原理：计数循环过程中设法跳过N-M个状态。 具体方法：置零法 置数法,例：将十进制的74160接成五进制计数器,第一种方法：置零法,缺点：置0信号作用时间短,改进电路,第二种方法：置数法,工作过程：主循环状态从0011开始加1计数，经过0100、0101、0110、0111

9、后，通过译码输出低电平至计数器的同步置数端，当下一个脉冲到来时，计数器置入0011。主循环有5个稳定状态 。 这种电路不存在异步置零法中因信号持续时间过短而不可靠的问题。,例：用两片74160接成30进制计数器,2、M N,基本原理：M=N1*N2 先用前面的方法分别接成N1和N2两个计数器。,（1）M可分解,串行进位方式,并行进位方式,（2）M不可分解,例：用两片74160接成87进制计数器,整体置零方式,整体置数方式,5.4.5 移存型计数器 一、环形计数器,自启动的环形计数器,二、扭环形计数器,电路连接：把移位寄存器最后一级的 与第一级的输入端相连,优点：译码输出不会产生竞争-冒险现象。

10、 缺点：所用触发器多,三、最大长度移存计数器,移存型计数器的有效状态数称为它的计数长度。若移存型计数器中有个触发器。当计数长度达到时，就称之为最大长度移存型计数器（除全0状态外，其余状态均可利用）。 计数器由n位移为寄存器引入异或反馈网络构成。,例：n=4时，表达式,5.4.6 计数器应用实例,一、测量脉冲频率,二、数字钟,5.5 序列信号发生器,序列信号是按照一定的顺序排列的周期性的串行二进制码，常用作数字系统的同步信号或地址码，也可以作为可编程逻辑电路的控制信号。环形计数器组成的顺序脉冲发生器只是序列信号中的一种特例，每个序列中只占一个1，或者只有一个0。 序列信号按照其产生的序列循环长度

11、M和移位寄存器（或计数器）的级数n分为三种： 最大循环长度序列，循环长度 ； 最长线性序列码（伪随机序列码或称M序列码），循环长度 ； 任意循环长度序列码（非最大循环长度序列码），循环长度 。,一、基本概念,二、序列信号发生器,1最大循环长度序列信号发生器（ ）,例：试用计数器74LS161和八选一数据选择器74LS151构成一个8位的序列信号10011010（时间顺序自左到右）。,2任意循环长度序列信号发生器（ ）,例：试用双向移位寄存器74LS194和八选一数据选择器74LS151构成一个序列信号0001011101（时间顺序自左至右）,5.6 时序电路的设计方法,同步时序电路的设计方法，

12、一般可按如下步骤进行： 一、功能描述 1对给出的逻辑设计问题，进行逻辑抽象，确定输入变量、输出变量和状态数。 2设定电路状态。对输入、输出和电路状态进行定义，并对电路状态顺序编号，按照设要求画出状态转换图或状态转换表。 二、状态化简 消除多余状态使电路的状态数目减少，得到最简的状态转换图或状态转换表。 三、状态编码 给电路的每一个状态规定与之相对应的触发器状态组合。 四、选定触发器类型，求出电路的状态方程、驱动方程和输出方程 五、根据方程式画出逻辑电路图 六、检验设计电路能否自启动,例：利用上升沿触发的触发器和逻辑门设计一个串行数据“1111”监测器，当连续输入信号为4个或4个以上“1”时，输出为“1”，其他输入情况下输出为“0”。, 功能描述, 状态化简, 状态编码,由于n个触发器可以