计算机组成原理第三章ppt(page38-45).ppt

1、第三章 存储系统,1、理解存储器的存储原理 2、掌握存储器的扩展方法 3、掌握ROM,闪存，EPROM的特点 4、理解高速存储器的原理、主存的构成 5、掌握DRAM的刷新方法 6、掌握多模块交叉存储器和双端口存储器的特点 7、掌握cache的工作原理、cache与主存的地址变换关系,本章要点,第三章 存储系统,存储器：计算机系统中用来存储程序 、数据的设备。,3.1 存储器概述,一、什么是存储器,1、按存储介质分： 半导体存储器: 利用触发器的双稳态或MOS管栅极有无电荷来 表示二进制的0/1。 磁表面存储器：利用两种不同的剩磁状态表示二进制0/1。常见的有磁带、磁盘两种。 光及磁光存储器：

2、（1）利用激光在非磁性介质上写入和读出信息，也称第一代 光存储（技术）（Optical Memory）。 （2）利用激光在磁记录介质上存储信息，也称第二代光存储技术,二.存储器分类,3.1 存储器概述,2、按存取方式分： 随机存取存储器RAM（Random Access Memory） 顺序存取存储器SAM（Serial Access Memory） 半顺序存储器,二.存储器分类,3.1 存储器概述,按地址码编址，依照给定地址可以随时访问（R/W）任何存储单元，且访问时间与存储单元的物理位置 无关。,随机存取存储器RAM,【 特点】:速度较快，TM为ns级。常用作 cache和主存。,存储器只

3、能按照某种顺序来存取,存取时间和存取单元的物理位置有关.如磁,顺序存取存储器SAM,【 特点】:速度较慢，TM为ns级。常用外存,信息所在地址按控制字编码形式给出，然后以字符、记录形式成块存取。存取时间与信息所在物理位置有关。,半顺序存储器,【 特点】:容量大，寻址较慢，便宜。 如磁盘。,采用多极结构的原因：主存的速度总落后于CPU的需要，主存的容量总落后于软件的需要。,三. 多级存储体系结构,3.1 存储器概述,多级存储结构一般形式,速度接近于CPU，存放部分数据及中间结果，通过减少主存访问而提高系统速度,解决CPU和内存的速度不匹配问题，弥补主存在速度上的不足,解决主存容量不足的问题,有两

4、种描述方式： 字节数表示法(单位有KB，MB，GB，TB) 单元数位数,3.1 存储器概述,四. 主存储器的技术指标,1、存储容量 存储系统能存放二进制位的总量。,举例：如机器字长32位，其存储器容量为4MB，也 表示为1M32,2、存取时间（Memory Access Time） 孤立地考察某一次R/W 操作所需要的时间， 用TA表示。,3.1 存储器概述,四. 主存储器的技术指标,3、存取周期（Memory Circle Time） 连续访存中一次完整的 R/W 操作所需全部时间， 用TM 表示。TMTA。,3.1 存储器概述,四. 主存储器的技术指标,4、带宽Bm 单位时间存取的信息量，

5、通常用bit/s 或B/s表示 Bm=W/TM（位/秒） 其中： W每次R/W 数据的宽度，一般等于内存字长。TM存取周期。,小 结,1.掌握存储器的分级结构 2.掌握存储器的技术指标,3.2 SRAM存储器,本节主要问题： 1.SRAM是如何存储0.1信息的 2.如何把多个信息集合起来构成SRAM存储器芯片 3.CPU如何译码来确定要读写存储器中的哪个单元？ 4.SRAM的芯片结构包括什么部分，如何使用？,3.2.1 SRAM的基本存储单元,存储元：指存放一个二进制位（0/1）的电路。 对于SRAM而言，电路为触发器结构。,一、SRAM存储元电路构成,3.2.1 SRAM的基本存储单元,1状

6、态：T1截止，T2导通（A点高电平，B点低电平） 表示“1”。,0状态:T2截止，T1导通（A点低电平，B点高电平） 表示“0”。,二、电路工作原理,3.2.1 SRAM的基本存储单元,写“0”：在I/O线加低电位。,写“1”：在I/O线加高电位。,写入：首先译码选中。,写完成后译码线上高电位信号撤消，电路 进入保持状态。,二、SRAM电路工作原理,读出 首先译码选中,原来存放的“0”或“1”以不同电位值传到I/O线上。读完成后电路进入保持状态。,二、SRAM电路工作原理,（存储）保持状态 当译码信号撤销以后，电路状态不会发生变化。,地址线 数据线 读写控制信号,3.2.2 SRAM的基本逻辑

7、结构,一、基本的SRAM存储器逻辑结构,1.SRAM存储体阵列,mn位的存储矩阵,作用：把CPU给定的地址码转换成驱动对应存储 单元所需字线和位线信号的电路。,【注意】: n位地址可以产生2个信号，控制2 个存储单元,地址译码方式有两种： 单译码方式：适用于小容量 双译码方式：适用于大容量,2.地址译码驱动系统,单译码方式,译码方案：存储体阵列的每一个存储单元由一条字线驱动。,具体结构见下图,单译码结构,译码方案: 从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y（纵向）地址译码器，同时有效行列字线交叉选中一个存储单元。 举例,双地址译码,1KX1位SRAM的双译码结构,由于一块

8、芯片容量有限，要组成一个大容量的存储器，往往需要多个芯片连接起来使用，这就存在某个地址要用某些芯片，而其他芯片暂时不用的问题，即片选问题。 片选信号一般用 表示，读写时用W/R信号配合片选，确定电路写入还是读出。 举例,3.片选和读写控制电路,32K8位的SRAM芯片举例,存储器的读周期(时序图)P69图3.4a,3.2.3 SRAM的读写周期,3.3 DRAM存储器,问题:为什么要用动态存储单元存储数据,答:虽然SRAM单元电路能长久保持信息，不需刷新，工作稳定可靠。但它也有缺点：功耗大，集成度低。而DRAM则提供了一种解决方案。,3.3.1 DRAM存储元,一、DRAM记忆元电路,保持状态

9、：行选线为低电位，T关闭，切断了C的通路，使C上的电荷不发生变化，C上有电荷表示存储“1”，反之为“0”。,二、工作原理,3.3.1 DRAM存储元,写入：行线为高电平。,写“1”：在Din线加高电位。 写“0”：在Din线加低电位,原存“1”：电荷经T使Din线电位升高； 原存“0”：Din线电位将降低。,读操作：行线为高电平。,【注意】：DRAM为“破坏性读出“电路，即信息 读出后要立即恢复。,二、DRAM工作原理, DRAM存储器芯片的结构与SRAM存储器芯片相似，由存储体与外围电路构成。但由于要进行刷新，所以外围电路更复杂。,具体芯片举例见书本P72,3.3.2 DRAM的基本逻辑结构

10、,1M4位DRAM的逻辑图,1M4位DRAM的引脚图,DRAM读写时序参见书本P72图3.8,3.3.3 DRAM读写和刷新,一、DRAM读写时序,DRAM读时序,DRAM写时序,刷新：由于漏电使电容上的电荷衰减，DRAM需要定期重新进行存储，这个过程称为刷新。,刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。,1.两个概念:,二、DRAM的刷新,3.3.3 DRAM读写和刷新,集中式刷新 分散式刷新 异步刷新,2.刷新方式（刷新的控制方式）,DRAM的刷新,集中式刷新,刷新方法：在固定时间内留出一部分时间专门用于刷新. (假定存取周期为0

11、.5 s ),以128*128矩阵为例.,【缺点】：在刷新期间不能读写数据，存在死时间,【缺点】：刷新所占时间太长,刷新方法：读写一次，刷新一行。在整个事件内读写时间和刷新时间各占一半。,分散式刷新,(存取周期为 0.5 s + 0.5 s ),【优点】 ：集成了以上两种方式的优点，减少了死时间率，同时刷新时间占总时间的比率较小。,异步刷新,异步刷新：将刷新周期按存储器行数等分，每一等分内刷新一行。,W/R,W/R,W/R,t,c,REF,W/R,REF,W/R,W/R,W/R,W/R,W/R,W/R,0.5s,0.5s,0.5s,t,c,每隔15.6s刷新一行,15.6s,3.3.4 存储器

12、扩展与CPU的连接,两个名词： 内部地址：原子芯片所需的地址 外部地址：由原子芯片组成的整个存储器 所需的地址.,一. 存储器扩展,一 存储器扩展,由m1Mn1的芯片构成m1Mn2的存储器称为位扩展。 所需的原子芯片数目为n2/n1个m1Mn1的芯片.,1.位扩展,举例: 由1M 4的构成1M 8的存储器 （见p74) （内外地址相同）,由m1Mn1的芯片构成m2Mn1的存储器称为字扩展。 所需芯片个数为m2/m1个m1Mn1的芯片.,2.字扩展,提问:由4M 8的构成16M 8的的存储器,需要多少个4M 8的芯片?,举例：由1M 8的构成2M 8的存储器 （见图.10）,一 存储器扩展,由m

13、1Mn1的芯片构成m2Mn2的存储器称为字位扩展。 需要的原子芯片个数为m2/m1 n2/n1个m1Mn1的芯片.,3.字位扩展,举例：由1M 4的构成4M 16的芯片,一 存储器扩展,1.CPU信号简介 地址信号：一般为16位，也可以是20位 数据信号：8位，16位，32位等 读写信号： 访存信号：,二. 存储器与CPU的连接,3.3.4 存储器扩展与CPU的连接,2.CPU与存储器的连接举例,存储器与CPU的连接(续),举例：由1K4的构成4K 8的芯片,举例： 由1k 4的构成4k 8的芯片 A:假设起始地址为0000H B:假设起始地址为0400H C:假设起始地址为1800H 请分别

14、画出cpu和存储器的连接图,举 例,举例,某机器中，已知配有一个地址空间，0000H-1FFFH的ROM区域，现在再用一个RAM（8K4）形成一个16K8的RAM区域，起始地址为2000H。 假设RAM芯片有CS#和WE#, CPU的地址线16根(A15-A0)，双向数据总线8根(D7-D0)，MREQ#为访存允许信号(低电平有效)，R/W(高电平为读，低电平为写)。 要求：（）画出地址译码方案 （）将和同相连,存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条。它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。然后，通过它下部的插脚插到系统

15、板的专用插槽中，从而使存储器的总容量得到扩充。,三.存储器模块条,3.3.4 存储器的扩展与CPU的连接,内存条,一.FPM-DRAM（快速页模式动态存储器）,3.3.5高级DRAM结构,标准的DRAM在每读写一个存储单元，都要经过三个步骤：1.由低电平的行选通信号RAS#确定行地址；2.由低电平的列选信号CAS#确定列地址；3.然后再根据读写信号实施读或写操作。,但是，由于局部性访问原理，在绝大多数情况下，CPU访问内存都是按照连续的单元地址进行访问的，所以没有必要每次都要给出行地址和列地址FPM-DRAM的设计思想,一.FPM-DRAM（快速页模式动态存储器）,。,FPM-DRAM访问方法

16、：首先给出行地址，并通过RAS#信号锁存到行地址译码器，自此，如果下面访问的存储单元都在同一行，则锁存的行地址就不再变化，在此期间，不断的向存储器送出不同的列地址，同时使CAS#信号有效，将列地址锁存到列地址译码器，之后CAS#又变为无效，这个过程一直持续到给出的地址是最后一个列地址为止。,3.3.5高级DRAM结构,二 CDRAM,CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。,内部结构见P76图3.13,3.3.5高级DRAM结构,CDRAM结构图,在SRAM读出期间可同时对DRAM阵列进

17、行刷新。 芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。,CDRAM结构的优点：,三 SDRAM(同步型DRAM),前面几类存储器，DRAM和CPU是异步工作的，它们没有统一的时钟，如果DRAM不能及时给出来数据，它会发出NOT READY 信号告知CPU,CPU就必须在总线时序中插入等待周期，等待DRAM把数据准备好。换言之，CPU的总线周期依赖于DRAM的时序。,3.3.5高级DRAM结构,SDRAM存取方法,而SDRAM则和CPU采用公共时钟信号，这样CPU就可以采用突发模式对内存数据进行读写，读取时，只需要给出第一个单元的地址，后续的单元不用给出地

18、址，这样就节省了建立地址和保持信号的时间，从而提高了速度。,SDRAM结构,【例3.4】 ：一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位(4MB)的存储模块，其组成如图3.15所示。,CDRAM内存条举例,3.3.6 DRAM主存读/写的正确性校验,DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图3.16所示。,DRAM正确性校验,小 结,重点: 理解SRAM、DRAM的存储原理 RAM芯片内部结构及其扩展 DRAM的刷新方法 高性能存储

19、器的构成特点及其访问原理,3.5 并行存储器,问题：如何提高存储器的性能，解决CPU和内存速度不匹配的问题?,1.采用更高速的主存或加长存储器字长2.采用并行操作的双端口存储器3.采用交叉存储器4.采用 cache,四种解决方案：,本节主要问题： 1.双端口存储器的结构和存储原理。 2.交叉编址方式和交叉存储器工作原理。,3.5 并行存储器,1. 结构,内部逻辑结构图见图3.24,其封装后的引脚图见下页,3.5.1 双端口存储器,双端口存储器外部引脚图,双端口存储器内部结构图,具有两组相互独立的读写控制线路 两组读写控制线路可以并行操作 当两个端口地址不相同，无冲突，可以并行存取 当两个端口地

20、址相同，发生读写冲突，无法并行存取,2. 特点,3.5.1 双端口存储器,3.5.2多模块交叉存储器,1. 存储器的模块化组织方法, 顺序方式 交叉方式, 一个由若干个模块组成的主存储器是线性编址的。某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作。 顺序方式举例：,顺序方式,扩充容量方便 故障隔离 模块串行工作 带宽受限,地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。 交叉方式举例,交叉方式,模块并行工作，CPU比存储器要快，能同时取出多条指令或者数据，可以大大提高机器的运行速

21、度以及存储带宽,四模块交叉存储器结构举例： 每个模块各自以等同的方式与CPU传送信息。CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。这是一种并行存储器结构。 具体结构,2.多模块交叉存储器的基本结构,3.5.2多模块交叉存储器,流水方式存取示意图,连续读取m个字的时间 t1=T+(m-1) t2=mT,T: 模块存取周期 ：总线传输周期 m: 存储器交叉模块数,时间,t1t2,设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多

22、少?,举例,二模块交叉存储器举例,相联存储器是按内容访问的存储器，其基本原理是：把存储单元所存内容的某一部分作为检索项(即关键字项)去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。,3.5.3 相联存储器,1.相联存储器的基本原理, 相联存储器由存储体、检索寄存器、屏蔽寄存器、符合寄存器、比较线路、代码寄存器、控制线路等组成。,2.相联存储器的组成,3.5.3 相联存储器,用来存放检索字，其位数和相联存储器的存储单元位数相等,用来存放屏蔽码，其位数和检索寄存位数相同。,把检索项和存储体中读出的所有单元内容的相应位进行比较，如果有某个存储单元和检索项符合，就把符合寄存器的

23、相应位置“1”，表示该字已被检索 。,把检索项和存储体中读出的所有单元内容的相应位进行比较，如果有某个存储单元和检索项符合，就把符合寄存器的相应位置“1”，表示该字已被检索 。,用来存放存储体中读出的代码，或者存放向存储体中写入的代码,3.相联存储器的用途,主要在cache的地址变换及虚存的管理中需要快速查找的场合使用。,小 结,掌握交叉编址和顺序编址的区别. 掌握相联存储器的访问原理.,本节主要问题： 1.Cache的作用？ 2.Cache和主存地址变换方法。,3.6 Cache 存储器,3.6.1 Cache 基本原理,在较短时间区间内，CPU对局部范围的存储器频繁访问，而对此范围之外的地

24、址访问甚少的现象称为程序访问的局部性。,Cache的工作就是基于程序访问的局部性原则.,一、程序访问的局部性原理,cache是介于CPU和主存之间的小容量存储器，存取速度比主存快，把局部范围的主存内容从主存放到一个cache中，使CPU在这一段时间内直接访问它，以减少或不去访问慢速的DRAM ，从而使程序运行速度明显提高。,功能:解决CPU和主存之间速度不匹配的问题,3.6.1 Cache 基本原理,二.cache的功能,CPU，主存，cache之间的数据交换单位 CPU与cache之间是以字为单位交换。 cache与主存之间是以块为单位交换。,1.两个关系:,字和块的关系：一个块由若干字组成

25、的。,三. cache的构成及工作原理,3.6.1 Cache 基本原理,2. cache的构成,Cache 基本原理,1.Cache的命中率(h),四.Cache的命中率和访问效率,tc:表示 访问cache的时间, tm:表示访问主存的时间,ta=htc+(1-h)tm,2.cache/主存系统的平均访问时间ta,3. 访问效率(e),Cache的命中率和访问效率,主存cache地址映射：把CPU访问主存的内存地址按变换成对应cache的地址方法叫“地址映射”。,3.6.2 主存与cache的地址映射,主存cache地址映射方式共有三种: 全相联、直接相联和组相联,1.全相联原理 主存中任

26、一个块能够映射到cache中任一块(行) 的位置。,一、全相联映射及其地址变换,3.6.2 主存与cache的地址映射,全相联映射,设cache块（行）数Cb=4，主存块数Mb=8，则主存cache的全相联映射关系如下：,00块,01块,10块,11块,000块,001块,010块,011块,100块,101块,110块,111块,cache,举例,全相联映射方式的地址变换,块的冲突率最小，cache利用率高 代价较高（CAM），相联比较的时间较长，影响cache的速度。,全相联映射的特点,首先将主存按cache的大小分组，然后各个组仍与cache一样分成块：各组内的块数、块长均同cache。

27、直接映射的规则为：主存各组中相同序号的块只能映射到cache中相应序号的块中。 主存地址形式为：组号E+块号B+块内地址W cache地址仍是： 块号b+块内地址w,1.直接映射原理,二.直接映射及其地址变换,3.6.2 主存与cache的地址映射,00块,01块,10块,11块,000块,001块,010块,011块,100块,101块,110块,111块,主存,0组,1组,直接相联地址映射图,cache,硬件实现简单，访问速度较快； Cache的空间利用率低，常有块冲突，命中率也低。,直接映射的特点,分组规则：先将cache分成大小相等的组，各组再分成大小相等的块。然后将主存也分组，每组中

28、的块数和cache的组数相同。 映射规则：主存不同组中同序号的块只能映射到cache中同序号的组中，而组内各块采用全相联映射。,1.组相联映射原理,三.组相联映射及其地址变换,3.6.2 主存与cache的地址映射,主存地址形式: 组号+组内块号+块内地址 cache地址形式:组号+组内块号+块内地址,0 0块,0 1块,1 0块,1 1块,0 0 0块,0 0 1块,0 1 0块,0 1 1块,1 0 0块,1 0 1块,1 1 0块,1 1 1块,主存,第 0 组,第 1 组,第 2 组,第 3 组,第 0 组,第 1 组,cache,第 0 区,第 1 区,组相联映射图,避免了全相联方式

29、分配页面时的大量计算，也减少了直接映射方式下块的冲突。提高了存储体系的效率，因此使用广泛。,组相联映射的特点,1.替换：主存cache地址变换中一旦发生不命中，即需将主存中一个新的块调入cache；这时，应该按某种策略找出一个不常用的块将其放入主存或丢弃，然后将新调入的块放在空出来的cache位置，这种操作称为替换。,3.6.3、 替换策略,替换算法：也叫替换策略。指按映射方式等决定如何进行相应的调入与调出块的操作。 常用替换算法有： LFU-Least Frequently Used LRU-Least Recently Used FIFO-First In First Out,2、替换策略

30、,3.6.3、 替换策略,常见的写操作策略有三种： 1、写回法（Write Back） 命中时，只改写cache的内容，而并不立即 修改主存中相应单元的内容，只有在被改写过的 块将被替换出去时才一次写回主存。 一般要对cache设置修改位来标志cache是否 被修改。,3、Cache的写操作策略,3.6.3、 替换策略,2、全写法、写直达法（Write Through） 命中时，不仅写cache，也同时写入主存。 优点:无须设置修改位,以及响应的判断逻辑,3.6.3、 替换策略,3、写一次法 写回法和全写法的综合.只在第一次写命中时写 入主存,其他情况下同写回法,【例1 】,【例1】设主存容量

31、1MB，有16KB直接相联映像的cache，假定cache的块为8个32位的字，解答下列问题 1）写出cache的地址格式 2）写出主存的地址格式 3）主存地址为ABCDE的单元在cache中的位置,一个组相联映像cache由64个存储块构成，每组包含4个存储块，主存包含4096个存储块，每块由128字节组成，访存地址为字节地址。 1）写出cache和主存的地址位数和地址格式 2）主存地址48AB9H映射到cache的哪块？,【例2 】,假设在一个组相联映像方式的Cache中，主存共由B0B7 八个块组成，Cache共有C0C3四个块，组内块数为2块。每块的大小为32个字节，采用FIFO块替换

32、算法。在一个程序执行过程中依次访问块地址流如下：B1，B4，B6，B3，B0，B4，B6，B2，B4，B5 （1） 写出主存地址的格式，并标出各字段的长度 （2） 写出Cache地址的格式，并标出各字段的长度 （3） 画出主存与Cache之间各个块的映像对应关系 （4） 计算程序执行过程中Cache的块命中率。,【例 】,小结,理解cache的作用理解命中率的含义 理解并掌握cache和主存地址变换的方法，并能根据原理对cache的性能进行分析，完成相关方面的计算,本节主要问题： 1.了解各种ROM的原理和特性 2.了解闪存的原理和特性,3.3 只读存储器和闪速存储器,MROM通过掩模工艺实现

33、数据模式的编程，芯片制造时一次写入，以后只能读不能写。 mask制作工艺复杂，周期长，适合批量生产。 基本原理是以元件的有/无表示存储单元的信息。可以用二极管或晶体管作为元件。,3.3.1 只读存储器,1.MROM,MROM图（16字8位),掩模ROM的内部逻辑框图,出厂时存储元或全为1，或全为0，用户可根据自己的需要进行一次编程，之后便无法更改。主要有结击穿（结破坏）型和熔（断）丝型,2.PROM,EPROM叫做光擦除可编程可读存储器。它的存储内容可以根据需要写入，当需要更新时利用紫外线照射将原存储内容抹去，再写入新的内容。,3. EPROM,EPROM擦除,EPROM,高压写入 紫外线光照

34、擦除,编 程 器,紫外线擦除器,E2PROM，叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的NMOS管.,4. E2PROM,“0”状态：当控制栅加上足够的正电压时，浮空栅将储存许多电子带负电，这意味着浮空栅上有很多负电荷，这种情况定义存储元处于0状态。 “1”状态：如果控制栅不加正电压，浮空栅则只有少许电子或不带电荷，这种情况定义为存储元处于1状态。 浮空栅上的电荷量决定了读取操作时，加在栅极上的控制电压能否开启MOS管，并产生从漏极D到源极S的电流。,闪速存储元,3.4.2 FLASH存储器,二、FLASH存储器基本操作,1.编程操作 实际上是写操作。所有存储元的原始状态均处“1

35、”状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成“0”状态。如果某存储元仍保持“1”状态，则控制栅就不加正电压。一旦存储元被编程，存储的数据可保持100年之久而无需外电源。,FLASH存储器基本操作,2.读取操作:控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启MOS晶体管。 如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。电源VD提供从漏极D到源极S的电流。读出电路检测到有电流，表示存储元中存1. 如果存储元原存0，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。若读出电

36、路检测到无电流，表示存储元中存0.,FLASH存储器基本操作,3.擦除操作 所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极S加上正电压，这与编程操作正好相反，源极S上的正电压吸收浮空栅中的电子，从而使全部存储元变成1状态。,FLASH存储器的阵列结构,小 结,ROM存储器的特点和分类 理解EPROM和闪存的存储原理及其特点,第三章 小结,重点： SRAM、DRAM的存储原理，以及各自的特点。 各类ROM的特点，及其ROM和RAM的区别。 存储器的字位扩展及其与CPU的连接 解决主存速度和CPU速度不匹配问题的方案有：高性能主存、双端口存储、交叉存储、以及CACHE技术.它们各自的工作机理是什么，分别有什么样的特点。 主存和CACHE有三中映射方式，它们的映射规则是什么？,1问：从第二章了解到，所有数据在数学上可以用一串二进制来表示的，但这些0、1信息在计算机中究竟是怎么样表示的呢？,串联本章的问题,1答：一些物理器件在电气特性上表现出两种相反的状态。计算机 正是利用这两种相反的状态来存储0、1信息,2问：是不是只要物理器件具备两种相