Verilog+HDL数字系统设计.ppt

1、Verilog HDL数字系统设计,Verilog HDL数字设计与综合(第二版) 夏宇闻 下载链接 Verilog HDL: A Guide to Digital Design and Synthesis, Second Edition 下载链接 工具 ModelSim ,教材,现代数字系统设计方法（TOP-DOWN),现代数字系统设计流程,EDA:Electronic Design Automation 电子设计自动化 HDL :Hardware Description Languages 硬件描述语言 RTL：register transfer level 寄存器传输级,名词,硬件描述语

2、言优点,电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂 的逻辑电路（几十万门以上的逻辑系统）,Verilog HDL 的发展历史,抽象级,系统说明 -设计文档/算法描述 RTL/功能级 -Verilog 门级/结构级 -Verilog 版图/物理级 -几何图形,行为综合 综合前仿真 逻辑综合 综合后仿真 版图,输入/仿真速度 高 低,系统说明 -设计文档/算术描述 RTL/功能级 -Verilog 门级/结构级 -Verilog

3、版图/物理级 -几何图形,详细程度 低 高,抽象级,Verilog描述能力,行为级 用功能块之间的数据流对系统进行描述 在需要时在函数块之间进行调度赋值。 RTL级/功能级 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟的周期来定义系统模型 结构级/门级 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。 在综合时用特定工艺和低层元件将RTL描述映射到门级网表,几个重要基本概念,综合： 通过工具把用Verilog HDL描述的模块自动转换为用门级电路网表表示的模块的过程。 寄存器传输级Verilog H

4、DL模块：也可称为RTL （Verilog） HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。,几个重要基本概念,3）Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。 4）布局布线： 把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。,抽象级别和综合与仿真的关系,行为仿真：行为的验证和验证模

5、块分割的合理性 前仿真 ：即 RTL级仿真，检查有关模块逻辑执行步骤是否正确。 逻辑综合：把RTL级模块转换成门级 。 后仿真：用门级模型做验证，检查门的互连逻辑其功能是否正确。 布局布线： 在门级模型的基础上加上了布线延时 布局布线后仿真：与真实的电路最接近的验证。,Verilog HDL模块和接口,Verilog 模块由两部分组成：端口信息和内部功能。 module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b endmodule,a,b,c,d,e,Verilog HDL模块的结构,Verilo

6、g 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b endmodule,例子（脉动（行波）进位计数器）,T触发器,行为,电路实现,Verilog描述(T触发器),module TFlipFlop(clock,reset,q); input clock,reset; output reg q; alwa

7、ys(negedge clock or posedge reset) if (reset) q = 1b0; else q = q; endmodule,Verilog描述（脉动计数器）,module counter(clock,reset,cnt); input clock,reset; output 3:0 cnt; TFlipFlop T1(clock,reset,cnt0); TFlipFlop T2(cnt0,reset,cnt1); TFlipFlop T3(cnt1,reset,cnt2); TFlipFlop T4(cnt2,reset,cnt3); endmodule,工具,Verilog仿真器： ModelSim Verilog-XL ActiveHDL ,设计验证,激