数字电路域逻辑设计6-2.ppt

1、概念：对时钟脉冲的个数进行计数。,原理：触发器具有记忆功能，存储位二进制数。,应用：定时、分频和执行数字运算等。,分类：,根据计数脉冲引入的方式分为：同步和异步计数器；,根据计数过程中数字的增减趋势分为：加法、减法和可逆计数器；,根据计数器计数模值（数制）不同分为：二进制和非二进制计数器。,同步计数器是将计数脉冲同时引入到各级触发器，当输入计数脉冲触发时，各级触发器的状态同时发生转移。,6.2.3同步计数器,1,Q1,C1,1J,1K,2,Q2,C1,R,&,1J,1K,3,Q3,C1,&,R,&,1J,1K,4,Q4,C1,&,R,1J,1K,R,&,Z,CP,RD,图6-2-17 同步二进

2、制加法计数器,同步二进制加法计数器(在时钟作用下,依次增加一个数),根据各触发器的输入激励和特征方程，写出状态转移方程和输出方程：,表6-2-6 4位二进制加法计数器状态转移表,由状态转移表可以看出：每输入16个计数脉冲，计数器状态循环一次，输出端输出一个脉冲（模16计数器）；计数器完成的是加法（递增）计数功能，Z为计数器的进位输出信号。,由状态转移表还可看出：最低位触发器每输入一个脉冲翻转一次；其它各触发器都是在所有低位触发器状态全为1时，在下一个时钟脉冲的触发沿到来时状态改变一次。,CP,M,1J,1K,1,Q1,Q1,C1,1J,1K,2,Q2,Q2,C1,1J,1K,3,Q3,Q3,C

3、1,图6-2-18 3位同步二进制加/减计数器,若M=1，进行加法计数；若M=0，进行减法计数。,1,Q1,C1,1J,1K,2,Q2,C1,R,&,1J,1K,3,Q3,C1,&,R,&,1J,1K,4,Q4,C1,R,1J,1K,R,&,Z,CP,RD,图6-2-19 同步二十进制加法计数器,&,Q4,同步二十进制计数器,输出方程：,表6-2-7 同步二十进制加法计数器状态转移表,0000,/0,/0,/0,/0,/0,/0,/0,/1,Q4Q3Q2Q1,/Z,图6-2-20 同步二十进制加法计数器状态转移图,/0,0100,/0,1011,1101,1010,1100,1110,1111

4、,/0,/1,/0,/1,/1,/0,有效状态,偏离状态,若计数器受到某种干扰，错误地进入到偏离状态后，计数器在时钟脉冲的驱动下能够自动回到有效状态的特性，称为具有自启动特性。,根据状态转移表作状态转移图。,CP,Q1,Q2,Q3,Q4,Z,图6-2-21 同步二十进制加法计数器工作波形,图6-2-22 循环长度（模）为m的计数器通用符号,10,由图可知：输出信号Z是十进制计数器的进位信号，而输出信号的周期为计数脉冲CP周期的10倍，因此输出信号也可以视为计数脉冲CP的十分频信号。模10（十进制）计数器也可看作是十分频器。,根据状态转移表（图）或状态转移方程作工作波形图。,表6-2-9 CT5

5、4161/CT74161(CT54160/CT74160)功能表,集成同步计数器,(1) 四位二进制同步计数器CT54161/CT74161(CT54160/CT74160),由表可见，该计数器具有：异步清零、同步置数、同步计数、保持功能。,返回,CTRDIV16,D0,Q0,LD,CP,CR,CTT,CTP,CO,1,2,4,8,图6-2-24 CT54/74161逻辑符号,Q1,Q2,Q3,D1,D2,D3,表6-2-10 同步加/减计数器(双时钟)功能表,(2) 四位二进制同步双时钟加/减计数器CT54193/CT74193,保 持,1,1,减法计数,1,0,1,加法计数,0,0,1,d

6、3,d2,d1,d0,d3,d2,d1,d0,0,Q3,Q2,Q1,Q0,D3,D2,D1,D0,CP,U/D,CT,LD,输 出,输 入,表6-2-11 同步加/减计数器功能表,(3) 4位二进制同步加/减计数器CT54191,CTRDIV16CT54/74161,Q0 Q1 Q2 Q3,LD,CTP,图6-2-25 CT54/74161构成12位二进制加法计数器,CO,CTT,CP,1,2,4,8,CTRDIV16CT54/74161,Q4 Q5 Q6 Q7,LD,CTP,CO,CTT,CP,1,2,4,8,CTRDIV16CT54/74161,Q8 Q9 Q10 Q11,LD,CTP,C

7、O,CTT,CP,1,2,4,8,CP,功能见表4-2-9,异步计数器中的各级触发器的状态转移不是在同一时钟作用下同时发生的。所以，在分析异步计数器时，必须注意各级触发器的时钟信号。,6.2.4异步计数器,表6-2-12 4位二进制异步计数器状态转移表,特点：最低位触发器，来一个脉冲翻转一次；其他触发器在所有相邻低位触发器由1变0时，翻转一次。,异步计数器的工作特点：,电路结构简单；,以4位二进制异步计数器为例，当各级触发器状态处于1111时，在下一个计数脉冲的作用下，各级触发器状态为0000。在这个过程中，计数器状态由1111变为0000所需要的时间为4倍的触发器延迟时间，这就要求在这段时间

8、内不能出现下一个时钟脉冲，否则将使计数器状态出现混乱。 因此，异步计数器对计数脉冲的频率有严格的要求。,工作速度慢。随着位数的增加，计数器从受时钟触发到稳定状态的建立，由一个数变化到另外一个数,时延大大增加。,图6-2-27 例6-4逻辑电路,例6-4分析图6-2-27所示的异步计数器电路。,解根据电路写出各级触发器的激励方程及时钟信号。,0,1,2,3,4,经分析可知：该计数器电路有个有效序列产生循环，偏离态能自动转移到有效序列中，故该电路是一个具有自启动特性的模异步计数器。,根据状态转移表作状态转移图。,异步计数器的分析与同步计数器分析的方法、步骤是相同的，只是由于异步计数器各级触发器的时

9、钟不同，在作状态转移方程和状态转移表时，必须考虑各级触发器的触发信号，因此，比同步计数器的分析略为复杂。,图6-2-30 十进制异步计数器,S,Q,T,(11)CP1,(13)R0B,1J,Q,C1,R,&,R,Q,T,&,R,1J,Q,C1,&,R,1K,S,FF0,FF1,FF2,FF3,(12)R0A,(10)CP0,(1)S9A,(3)S9B,Q0(9),Q1(5),Q2(4),Q3(8),集成异步计数器,(1) 十进制异步计数器CT54LS290/CT74LS290,CP0作用于触发器FF0，完成二分频；CP1作用于触发器FF1、 FF2、 FF3构成的五分频计数器。,表6-2-14 CT54LS290功能表,时序逻辑电路分析的基本思路,逻辑功能,逻辑电路,&,1J,1K,Q0(14),C1,&,R,&,1J,1K,C1,&,R,&,&,1J,1K,C1,&,R,&,&,1J,1K,C1,&,R,&,