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文档简介

1、 EDA与VHDL语言课程实验报告实验名称： 数控分频器的设计 班级： 姓名： 实验日期： 2012.10.27 实验六 数控分频器的设计一、实验目的：学习数控分频器的设计、分析和测试方法。2、 实验原理： 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，如图1所示。可参考例4-7的数控分频器设计，其原理是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。图1 当给出不同输入值D时，FOUT输出不同频率（CLK周期=50ns）三、实验内容1：用VHDL语言设计一个8位数控分频器。1、程序设计LIBRARY IEEE;U

2、SE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT(CLK:IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT:OUT STD_LOGIC);END;ARCHITECTURE one OF DVF ISSIGNAL FULL:STD_LOGIC;BEGIN P_REG:PROCESS(CLK) VARIABLE CNT8:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1

3、 THEN IF CNT8= THEN CNT8:=D; FULL=1; ELSE CNT8:=CNT8+1; FULL=0; END IF;END IF; END PROCESS P_REG;P_DIV:PROCESS(FULL) VARIABLE CNT2:STD_LOGIC;BEGINIF FULLEVENT AND FULL=1 THENCNT2:=NOT CNT2; IF CNT2=1 THEN FOUT=1;ELSE FOUT=0; END IF;END IF; END PROCESS P_DIV;END;2、仿真波形3、引脚锁定以及硬件下载选择目标器件EP1C3，选实验电路模式0。用键1（PIO11PIO8）和键2（PIO15-PIO12）控制输入信号D, CLK接clock0(引脚号为93)；FOUT接至扬声器Speaker（引脚号为129），通过短路帽选择clock0接65535Hz信号。4、实验结果编译下载

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