数字电子技术Chart_7.ppt

1、数字系统设计,第7章,主要内容,7.1 数字系统设计概述 7.2 数字系统设计的常用工具 7.3 数字系统的实现方法 7.4 数字系统举例,常用工具ASM图和MDS图的描述方法； 硬件描述语言VHDL基本结构和设计方法、以及数字系统的实现方法。,本章重点,一、基本概念,7.1 数字系统设计概述,图7.1 数字系统组成框图,数字系统的组成,什么是数字系统,结构上的特点,二、设计的一般过程,自顶向下（Top-down）的设计方法,图7.2 自顶而下的方法,这里的“顶”指系统的功能；,“向下” 指将系统由大到小、由粗到精进行分解，直至可用基本模块实现。,自顶向下设计方法的一般过程大致上可以分为五步,

2、7.2 数字系统设计的常用工具,一、ASM图和MDS图描述方法,ASM图的基本符号和结构,ASM (Algorithmic State Machine Chart)图,由状态框、判别框（条件分支框）、条件输出框和输入、输出路径构成。,（a）ASM图状态框符号 （b）状态框组成的ASM图 图7.3 ASM图的状态框,状态框,一、ASM图和MDS图描述方法,判别框（条件分支框）,（a）条件分支框符号 （b）条件分支表示法 图7.4 ASM图的条件分支框,一、ASM图和MDS图描述方法,判别框（条件分支框）,（a）条件分支框符号 （b）条件分支表示法 图7.4 ASM图的条件分支框,（a）真值表图解

3、分支法 （b）变量优先级分支法 图7.5 三个分支表示法,一、ASM图和MDS图描述方法,条件输出框,图7.6 具有条件输出框的ASM图,一、ASM图和MDS图描述方法,ASM图硬件实现,例7.1 已知ASM图如图7.7所示，用PLA阵列和一定数量的D触发器实现。,图7.7 经过状态图分配的ASM图,ASM图硬件实现,根据ASM图，确定存在几种状态,ASM图导出状态转换表,表7.1 状态转换表,ASM图硬件实现,由ASM图可得到输出方程,最后得到硬件逻辑图,图7.8 图7.7的PLA逻辑电路图,一、ASM图和MDS图描述方法,MDS图,MDS图的基本符号和结构,状态图到MDS图,（a）状态图

4、（b）有输出的MDS图 图7.9 状态图到MDS图的变化,有输出的状态图到MDS图,一、ASM图和MDS图描述方法,状态图到MDS图,有条件输入的MDS图,图7.11 条件输出,一、ASM图和MDS图描述方法,ASM图转换MDS图,图7.12（a） ASM图至MDS一例,图7.12（b） ASM图至MDS另一例,ASM图转换MDS图,ASM图中的条件输出与MDS图中的条件输出相对应,图7.13 详细ASM图至MDS图的转换之二,图7.14 详细ASM图至MDS图的转换之三,二、VHDL硬件描述语言,硬件描述语言(Hardware Description Language HDL),RTL语言(

5、Register Transfer Language),GSAL语言(Group-Sequential Algorithms language),图7.15 分组-按序算法,VHDL语言(VHSIC Hardware description Language),VHDL语言,是硬件描述语言中抽象程度很高的一种语言，特别便于对整个系统的数学模型的描述。,利用VHDL语言设计数字系统的特点,利用VHDL语言设计数字系统的特点,采用自上而下的设计方法,系统可大量采用PLD芯片,采用系统早期仿真,降低了硬件电路设计难度,主要设计文件是用VHDL语言编写的源程序,VHDL语言,实体（ENTITY），具体

6、的格式如下：,VHDL语言的基本结构,一个完整的VHDL语言程序通常包含实体（Entity）、结构体（Architecture）、配置（Configuration）、程序包（Package）和库（Library）5个部分。,ENTITY 实体名 IS 类属参数说明； 端口说明； END 实体名；,PORT（端口名 ：方向 数据类型； 端口名 ：方向 数据类型）；,端口说明：,IEEE1076标准包中定义了以下常用的端口模式： IN 输入，只可以读 OUT 输出，只可以写 BUFFER 输出 INOUT 双向，可以读或写,VHDL语言,例7.2 2输入端与非门的实体描述示例。,LIBRARY I

7、EEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY nand IS PORT(a ：IN STD_LOGIC ； b： IN STD_LOGIC； c ：OUT STD_LOGIC)； END nand；,VHDL语言,结构体（ARCHITECTURE）,结构体分为两部分：结构说明部分和结构语句部分，其具体的描述格式为： ARCHITECTURE 结构体名 OF 实体名 IS -说明语句 BEGIN -并行语句 END 结构体名；,说明语句：用于对结构体内部使用的信号、常数、数据类型和函数进行定义。例如： ARCHITECTURE behav OF mux IS

8、SIGNAL nel ：STD_LOGIC； BEGIN END behav；,VHDL语言,例7.3 全加器的完整描述示例,图7.16 电路原理图,VHDL语言,结构体（ARCHITECTURE）,结构体分为两部分：结构说明部分和结构语句部分，其具体的描述格式为： ARCHITECTURE 结构体名 OF 实体名 IS -说明语句 BEGIN -并行语句 END 结构体名；,说明语句：用于对结构体内部使用的信号、常数、数据类型和函数进行定义。例如： ARCHITECTURE behav OF mux IS SIGNAL nel ：STD_LOGIC； BEGIN END behav；,VHD

9、L语言,结构体（ARCHITECTURE）,结构体分为两部分：结构说明部分和结构语句部分，其具体的描述格式为： ARCHITECTURE 结构体名 OF 实体名 IS -说明语句 BEGIN -并行语句 END 结构体名；,说明语句：用于对结构体内部使用的信号、常数、数据类型和函数进行定义。例如： ARCHITECTURE behav OF mux IS SIGNAL nel ：STD_LOGIC； BEGIN END behav；,VHDL语言,程序包、库及配置,库（LIBRARY）,库是经编译后的数据的集合，用来存放程序包定义、实体定义、结构体定义和配置定义，使设计者可以共享已经编译过的设

10、计结果。库的说明总是放自在设计单元的最前面： LIBRARY 库名；,程序包（PACKAGE）,程序包由标题和包体两部分组成,其结构如下:,VHDL语言,数据类型的种类,VHDL语言的数据对象,VHDL语言的数据类型,数据类型的转换,VHDL语言的运算操作符,VHDL语言的主要描述语句,顺序语句,并行语句,VHDL语言的数据类型和运算操作符,标号：BLOCK 块头 说明部分 BEGIN 并行语句 END BLOCK 标号；,进程标号： PROCESS （敏感信号表） IS 说明区 BEGIN 顺序语句 END PROCESS 进程标号；,VHDL语言,例7.4 由时序逻辑电路构成的模10计数器

11、,7.3 数字系统的实现方法,数字系统通常可以用硬件(Hardware)、软件(Software)和微程序（Micro-Program）方法予以实现。,一、硬件控制器的实现方法,在MSI硬件实现方法中，常用计数器移位寄存器模块、译码器模块和少量的逻辑门来实现控制子系统。,一、硬件控制器的实现方法,例7.5 用4位二进制同步可预置加法计数器芯片74LS161(除是异步清0外，其它与74LSl63完全相同)及译码器实现前述数值计算系统的控制子系统。,图 7.17 控制状态图,一、硬件控制器的实现方法,例7.5 用4位二进制同步可预置加法计数器芯片74LS161(除是异步清0外，其它与74LSl63

12、完全相同)及译码器实现前述数值计算系统的控制子系统。,图7.18 硬件控制器电路图,二、微程序控制器的实现方法,基本思想：将系统控制过程按一定的规则(算法)编制成指令性条目并将其存放在控制存储器中，然后一条条将它们取出并转化为系统的各种控制信号，从而实现预定的控制过程。,二、微程序控制器的实现方法,例7.6 用微程序设计方法实现前述数值计算系统的控制子系统。,解：该系统共有5个状态、2个条件(st，k)、9个控制信号。 5个状态，需要3位二进制编码，即n3； 2个条件，9个控制信号，即p2，m9； 所需ROM的地址为n+p3+25位，ROM单元数为2n+p2532个(实际上，3位编码中，只用0

13、00100五种，故实际只需要5225420个单元)； ROM字长为nm3912位，ROM容量为2n+p(n+m)3212位。,二、微程序控制器的实现方法,二、微程序控制器的实现方法,图7.20 微程序控制器电路,7.4 数字系统设计举例,首先从系统级分析入手，确定初步方案； 然后将设计细分，进行模块划分； 直至用VHDL进行综合; 编写控制算法，实现系统仿真。,其过程大致分为三步：,系统调研，确定初步方案； 模块划分，确定详细方案； 选用模块，完成具体设计。,数字密码引爆系统设计实例,系统概述,数字密码引爆器的密码将采用三个十进制数字，当三个数字输入正确后，就可以正确引爆起爆装置。当输入密码不正确时，多一位或少一位十进制数据都不会引爆，将产生错误，使系统报警，增加了系统的可靠性。,系统功能描述与使用要求,输入信号及电路,输出信号及电路,确定系统的基本方案,数字密码引爆系统设计实例,设计步骤与过程,数字密码引爆器顶层设计,顶层方案设计,输入电路描述,引爆过程,顶层实体的VHDL程序,顶层结构体的设计及VHDL实现,图7.21 数字密码引爆器顶层框图,数字密码引爆系统设计实例,图7.22 数字密码引爆器部分结构框图,数字密码引爆系统设计实例,图7.23 消抖同步化电路,数字密码引爆系统设计实例,图7.24 数字密码引爆器结构框图,数字密码