第三章 存储系统.ppt

1、计算机组成原理,第三章 存储系统,3.1 存储器概述,存储器是用来存放程序和数据的。对于存储器需要考虑： （1）从物理构成的角度，整个存储系统如何分级组成？（高速缓冲存储器主存外存） （2）从用户调用角度，有哪几种存取方式？（随机RAM、只读ROM、顺序存取SAM、直接存取DAM） （3）从存储原理（物理机制）的角度，有哪几种存储器可供使用？（磁芯、半导体、磁表面、光盘）相应地，在存储系统的各个层次中，应当选用那种存储器？ （4）如果说磁盘、磁带、光盘等外存储器需由专门的厂家生产，而在我们的工作中则常常需要自行设计半导体存储器（用存储芯片组成），那么从设计者的角度应当如何设计？ （5）用哪些技

2、术指标评价存储器的性能？,对存储器最基本的要求是：存储容量大、存取速度快、成本价格低。 但是在一个存储器中要求同时兼顾这三方面是困难的。为了解决这方面的矛盾，目前在计算机系统中，通常采用三级存储器结构，即使用高速缓冲存储器、主存储器和外存储器。 CPU能直接访问的存储器称为内存储器，它包括高速缓冲存储器和主存储器。CPU不能直接访问的存储器称为外存储器，外存储器的信息必须调入内存储器后才能为中央处理器进行处理。 存储介质怎样选择？,存储器分类,3.1.1 存储系统的层次结构,分层存储器系统之间的连接关系,表3.1存储器的用途和特点,存储器的分级结构,主存储器的性能指标主要是：存储容量、存取时间

3、、存储周期和存储器带宽。 字存储单元即存放一个机器字的存储单元，相应的地址称为字地址。一个机器字可以包含数个字节，所以一个存储单元也可包含数个能够单独编址的字节地址。 下面列出主存储器的主要几项技术指标：,3.1.2主存储器的技术指标,存储器的技术指标,表3.2 主存储器的主要几项技术指标,存储器的技术指标,半导体存储器：用半导体器件组成的存储器。 磁表面存储器：用磁性材料做成的存储器。, 按存储介质分, 按存储方式分,随机存储器：任何存储单元的内容都能被随机存 取，且存取时间和存储单元的物理位置无关。 顺序存储器：只能按某种顺序来存取，存取时间 和存储单元的物理位置有关。,存储器分类,3.1

4、.3 存储器的分级结构,只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的半导体存储器。 又分静态RAM(SRAM)，动态RAM(DRAM)。, 按存储器的读写功能分,存储器分类,1.基本存储元 基本存储元是组成存储器的基础和核心,它用来存储一位二进制信息0或1。 如下图所示：NMOS六管静态存储单元。T1与T3、T2与T4分别是MOS反相器。T1与T2是工作管，T3与T4是负载管，T5与T6是控制管。,SRAM存储器,3.2.1SRAM存储器,3.2 随机读写存储器,它是由两个MOS反相器交叉耦合而成的触发器,一个存

5、储元存储一位二进制代码.这种电路有两个稳定的状态，并且 A，B两点的电位总是互为相反的，因此它能表示一位二进制的1和0。 看图说出该存储元的读写操作是怎么实现的？,SRAM存储器,SRAM存储器,下面我们对此SRAM存储器的组成做一下具体介绍： 存储体：存储单元的集合，通常用X选择线(行线) 和Y选择线(列线)的交叉来选择所需要的单元。 地址译码器：将用二进制代码表示的地址转换成 输出端的高电位，用来驱动相应的读写电路，以便选 择所要访问的存储单元。 地址译码有两种方式： 单译码：一个地址译码器，适用于小容量存储器； 双译码： X向和Y向两个译码器，适用于大容量存储器。,2.SRAM存储器的组

6、成,SRAM存储器,3.SRAM存储器芯片实例,2114 SRAM存储器的组成框图请看P75 图3.2-6。 注意： (1)由于读操作与写操作是分时进行的，读时不 写，写时不读，因此，输入三态门与输出三态门是互 锁的，数据总线上的信息不致于造成混乱。 (2)由于2114芯片每个存储单元存储4位代码，所 以其容量又可称为：10244（位）=1K4（位）。,SRAM存储器,CPU对存储器进行读/写操作，首先由地址总 线给出地址信号，然后要对存储器发出读操作或 写操作的控制信号，最后在数据总线上进行信息 交流。所以，存储器与CPU之间，要完成地址线的 连接、数据线的连接和控制线的连接。 存储器芯片的

7、容量是有限的,为了满足实际存 储器的容量要求，需要对存储器进行扩展。,4.存储器与CPU连接,SRAM存储器,位扩展法：,只加长每个存储单元的字长，而不增加存储单元 的数量。 例 使用8K1位的RAM存储器芯片,组成8K8 位的存储器，。 由CAI演示可知：需要用8块芯片（位扩展）构成 存储器。,SRAM存储器,字扩展法:,仅增加存储单元的数量，而各单元的位数不变。 由于增加了存储单元数量，需增加存储体的个数。 所以，需要由片选信号来区分各存储体。 例用16K8位的芯片采用字扩展法组成 64K8位的存储器，存储器连接图见，需 要用4块芯片（字扩展）来构成存储器。,SRAM存储器,一个存储器的容

8、量假定为MN位，若使用lk位 的芯片(lM,kN)，需要在字向和位向同时进行扩展。 此时共需要(MN)/(Lk)个存储器芯片。 例： 利用2K4位的存储芯片，组成16K8位的 存储器，共需要多少块芯片？ 解：（16K8）/（2K4）=82=16 即：共需要16块芯片。 (既包含位扩展，又包含字扩展）,字、位同时扩展法:,SRAM存储器,计算机是一个有严格时序控制要求的机器。在与 CPU连接时,CPU的控制信号与存储器的读、写周期之 间的配合问题是非常重要的。 注意: 读出时间与读周期是两个不同的概念。 读出时间：是指从CPU给出有效地址开始，到外 部数据总线上稳定地出现所读出的数据信息所经历

9、的时间。 读周期时间：则是指对存储片进行两次连续读操 作时所必须间隔的时间。 显然总有：读周期时间 或= 读出时间,5.存储器的读、写周期,SRAM存储器,写周期: 要实现对存储器的写操作，要求片选CS和 写命令WE信号都为低（有效），并且CS信号与 WE信号同时有效的宽度至少应为tW(存储器写入 时间），以确保数据总线上的信息可靠地写入 存储器。,地址有效时间至少为： tWC= tAw+ tW + tWR,数据必须在WE和CS无效前tdw有效，并继续保持tDH。,SRAM存储器,单管动态存储元电路由一个管子T1和一个电 容C构成。,3.2.2.单管动态存储元,写入：字选择线为“1”，T1管导

10、通，写入信息由位线(数据线)存入电容C中； 读出：字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。,DRAM存储器,DRAM存储器需要逐行定时刷新，而且,DRAM芯片的读出是一种破坏性读出，因此在读取之后要立即按读出信息予以充电再生。,高速存储器,3.3.2 DRAM的刷新,目前多数DRAM芯片需要在2ms以内全部刷新一遍，即全部刷新一遍所允许的最大时间间隔为2ms，称为最大刷新周期。 对整个存储器来说，各存储芯片可以同时刷新。对每块DRAM芯片来说，则是按行刷新，每次刷新一行，所需时间为一个刷新周期。 只要按行读一次，便实现了对该行的刷新。于是

11、主存储器需要两种状态：一种是读/写/保持状态；另一种是刷新状态。,刷新周期：从上一次对整个存储器刷新结束时刻，到本次对整个存储器完成全部刷新一遍为止，这一段时间间隔称为刷新周期。一般为2ms，4ms或8ms。 刷新方法：动态MOS存储器通常采用逐行“读出”方式进行刷新，并且通常采用一次刷新一行存储元的方法。 以2116芯片为例： 存储元矩阵为：128（行）128（列）。所以，对芯片刷新128次（每次刷新一行），即可完成对整个芯片的刷新。,DRAM存储器,常用的刷新方式有三种: 一种是集中式， 另一种是分散式， 第三种是异步式。,DRAM存储器,DRAM存储器,在整个刷新间隔内，前一段时间重复进

12、行读/写 周期或维持周期，不进行任何刷新操作。等到需 要进行刷新操作时，则暂停读/写或维持周期，逐 行且集中地刷新整个存储器，它适用于高速存储 器。 以2116芯片为例： 假设芯片的信息维持时间为2ms，若采用集中式刷新，则如下图所示：,集中式刷新：,这种刷新方法的特点： （1）由于刷新工作集中进行，对芯片的正常读/写周期不 产生影响； （2）同样由于刷新工作的集中进行，会造成芯片“死时间” 过长的问题。 （因为芯片在刷新过程中，需禁止外部I/O的读/写操作）,把一个存储系统周期tc分为两半，周期前半段 时间tm用来读/写操作或维持信息，周期后半段时间 tr作为刷新操作时间。对于2116芯片来

13、说，每经过 128个系统周期时间，整个存储器便全部刷新一遍。 假设系统周期时间为1s，则每隔128s，整个存储 器便被刷新一次。（见下图）,分散式刷新：,显然，这种方法的缺陷至少有两点： （1）增加了系统周期，进而降低了系统速度； （2）刷新过于频繁。,DRAM存储器,是前两种方式的结合。按行数决定所需的刷新周期数，并分散在2ms周期中。 例如：2ms内分散地把128行刷新一遍：2000s12815.625 s，即每隔15.6 s刷新一行。,异步式刷新方式,DRAM存储器,说明1M1位DRAM芯片（5122048）的刷新方 法，刷新周期定为8ms,【例2】,【解】： 如果采用按行地址逐行进行刷

14、新的方法，512行需要9位刷新地址（A0A8），因此这一行上的2048个存储元同时进行 刷新。所以，整个芯片在8ms内进行512次刷新操作即可。 刷新方式可采用： （1）在8ms中某个时间段，连续进行512次刷新操作（集中刷新方式）。“死时间”为：t0=512 T (T为存储器读写周期） （2）将8ms分成512个时间段，每段内仅刷新一行，大大消除了“死时间”问题。 即：每隔8ms51215.5s 对芯片刷新一次（异步刷新方式）。刷新512次（=8ms）后，即完成整个芯片的一次刷新。,DRAM存储器,3.3.3 主存储器与CPU的连接,1系统模式 P91 图3.3-7 （1）最小系统模式 （2

15、）较大系统模式 （3）专用存储总线模式 2速度匹配与时序控制 3主存与数据总线间数据通路宽度的匹配 4有关主存的控制信号,3.3.4 主存储器的校验方法,1奇偶校验 奇校验：使整个校验码（有效信息位和校验位）中的“1”的个数为奇数。 偶校验：使整个校验码（有效信息位和校验位）中的“1”的个数为偶数。 2奇偶校验逻辑 P97 图 3.3-9,3.7 提高存储器系统性能的技术,存储器系统的性能对整个计算机系统的性能影响很大。可以采用以下一些技术来改善存储器系统的性能： （1）主存采用更高速的技术来缩短存储器的存取时间；或加大存储器的字长； （2）采用并行操作的双端口或多端口存储器； （3）采用高速

16、缓冲存储器（Cache）提高CPU访存的速度； （4）采用多模块交叉存取方式的并行主存系统，在每个存取周期中存取几个字，提高信息吞吐量； （5）采用按内容快速寻址的相联存储器； （6）采用虚拟存储技术扩大用户编程逻辑空间。,3.7.1 双端口存储器,图3.71所示双端口存储器具有两个彼此独立的读/写口，每个读/写口都有一套独立的地址寄存器和译码电路，可以并行地独立工作。两个读/写口可以按各自接收的地址，同时读出或写入，或一个写入而另一个读出。与两个独立的存储器不同，两套读/写口的访问空间相同，可以访问同一区间、同一单元。 双端口存储器的常见应用场合有： （1）在运算器中采用双端口存储芯片，作为

17、通用寄存器组，能快速提供双操作数，或快速实现寄存器间的传送。 （2）另一种应用是让双端口存储器的一个读/写口面向CPU，通过专门的存储总线（或称局部总线）连接CPU与主存，是CPU能快速访问主存；另一个读/写口则面向外围设备或输入输出处理机IOP，通过共享的系统总线连接，这种连接方式具有较大的信息吞吐量。 （3）此外，在多机系统中常采用双端口存储器甚至多端口存储器，作为各CPU的共享存储器，实现多CPU之间的通信。,3.7.2 多模块交叉存储器,1存储器的模块化组织 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：P119 图3.7-2 （1）采用顺序方式

18、优点：某一模块出现故障时，其他模块可以照常工作。另外，通过增添模块来扩充存储器容量也比较方便。 缺点：各模块一个接一个串行工作，因此存储器的带宽受到了限制。 （2）采用交叉方式 对连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高了存储器的带宽。,3.7.3 相联存储器,1相联存储器的概念 常规存储器是按地址访问的，即送入一个地址编码，选中相应的一个编址单元，然后进行读写操作。 相联存储器又称为联想存储器，它不是根据地址而是根据所存信息的全部特征或部分特征进行存取的，即一种按内容寻址的存储器。 相联存储器的基本原理：是把存储单元所存内容的某一部分作为检索项（即关键字项），

19、去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。 相联存储器是字并行操作，可以一次找到相符合的单元，大大提高检索速度。相联存储器的逻辑比常规存储器复杂得多，成本也就高得多，目前还只能生产小容量的集成电路芯片。,2. 相联存储器的组成 相联存储器由存储体、检索寄存器、屏蔽寄存器、符合寄存器、比较线路、代码寄存器控制线路等组成。 (1)检索寄存器：用来存放检索字。检索寄存器的位数和相联存储器的存储单元位数相等（n位），每次检索时，取检索寄存器中若干位为检索项； (2)屏蔽寄存器：用来存放屏蔽码。屏蔽寄存器的位数和检索寄存器位数相同。例如，每次检索时，取检索寄存器中前6位为检

20、索项，则屏蔽寄存器的第7n位均置0，即将检索寄存器中这些位屏蔽掉，这些位将不参加对存储体中所有存储单元相应的比较；,高速存储器,(3)符合寄存器：用来存放按检索项内容检索存储体中与之符合的单元地址。 所以符合寄存器的位数等于相联存储器的存储单元位数，每一位对应一个存储单元，位的序数即为相联存储器的单元地址； (4)比较线路：是把检索项和从存储体读出的所有单元内容的相应位置进行比较，如果有某个存储单元和检索项符合，就把符合寄存器的相应位置“1”，表示该字已被检索； (5)代码寄存器：代码寄存器用来存放存储体中读出的代码，或者存放向存储体中写入的代码； (6)存储体：通常用双极型半导体存储器构成，

21、以求快速存取，但由于结构较复杂，成本较高。,高速存储器,3相联存储器的应用 在计算机系统中，相联存储器主要用于虚拟存储器存放分段表、页表和快表；在高速缓冲存储器中，相联存储器存放Cache的行地址。这是因为，在这两种应用中，都需要快速查找。此外，在对大容量数据库、知识库进行检索的专用系统中，在进行逻辑推理的模式匹配中，以及多种相联型操作中，也越来越多地使用相联存储器作为按内容寻址的支持。,3.7.4 高速缓冲存储器（Cache）,1Cache的功能 Cache是为了解决CPU和主存之间速度不匹配而采取的一项重要技术。 Cache位于主存储器与CPU的通用寄存器组之间，其容量约为几K字节到几百K

22、字节，由高速的SRAM组成。 Cache用来存放当前最活跃的程序和数据，作为主存某些局部区域的副本。 由于编程时指令地址的分布基本上连续，对循环程序段的执行往往要重复若干遍，在一个较短的时间间隔内，对存储器的访问大部分将集中在一个局部区域中，这种现象被称为程序的局部性。,我们将这一局部区域的内容从主存从主存复制到Cache中，使CPU高速地从Cache中读取程序与数据，其速度可比主存高510倍。 这一过程由硬件自动实现，编程地址仍是主存地址，因此对于程序员来说Cache是透明的。随着程序的执行，Cache内容也自动被替换。 CPU与Cache之间的数据交换以字为单位，而Cache与主存之间的数

23、据交换以块为单位。一个块由若干字组成，是定长的。当CPU读取主存中一个字时，便发出此字的内存地址到Cache和主存。此时Cache控制逻辑依据地址判断此字当前是否在Cache中：若是，此字立即传送给CPU；若不是，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到Cache中。,高速存储器,2Cache的基本原理 图3.7-7示出Cache的原理图。其中Cache采用双极型半导体存储器，读出时间为50ns，主存为MOS存储器，读出时间为250ns，存储系统是模块化的，主存的每个8K模块有一个16个字的Cache与它相联系。Cache分为4行，每行4个字。

24、分配给Cache的地址存放在一个相联存储器CAM中，后者是按内容寻址的存储器。 当CPU形成一个存储请求时，就把所要访问的字的地址送到一个CAM，如果CAM指出所要访问的字W在Cache中，则将W从Cache转送到CPU；如果W不在Cache中，则将W的地址送到主存M，把W从主存M传送到CPU。与此同时，把包含W的由前后相继四个字所组成的一行数据送入Cache，它替换了原来在Cache中的最近最少使用（LRU）的页面。在这里，由始终管理Cache使用情况的专用逻辑线路来实现LRU算法。,高速存储器,3Cache的命中率 CPU访问主存的数据或代码存在于Cache中时的情形称为Cache命中，Cache命中的统计概率称为Cache的命中率。在Cache命中时所需的访问时间称为命中访问时间。,4实现Cache的功能应解决的主要问题 （1）主存与Cache的地址映射 为了把信息放到Cache存储器中，必须应用某种函数把主存地址映射到Cache中定位，称做地址映射。地址映射方式有全相联方式映射方式、直接映射方式和组相联映射方式。,全相联映