基于vhdl语言的多功能数字钟设计说明书.doc

基于VHDL语言的多功能数字钟设计 悬赏分：20 | 解决时间：2008-3-5 15:26 | 提问者：100lyg 多功能数字钟的主要功能如下:（1） 计时和校时,时间可已24h制或12h制显示。（2） 日历：显示年、月、日、星期及设定功能。（3） 跑表：启动、停止、保持显示和清除。(4) 闹钟：设定闹钟时间，整点提示希望能帮上忙的好心人发至我的邮箱:100最佳答案 数字电子钟的设计 一、 绪论 （一）引言 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。 时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间。忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。但是，一旦重要事情，一时的耽误可能酿成大祸。例如，许多火灾都是由于人们一时忘记了关闭煤气或是忘记充电时间。尤其在医院，每次护士都会给病人作皮试，测试病人是否对药物过敏。注射后，一般等待5分钟，一旦超时，所作的皮试试验就会无效。手表当然是一个好的选择，但是，随着接受皮试的人数增加，到底是哪个人的皮试到时间却难以判断。所以，要制作一个定时系统。随时提醒这些容易忘记时间的人。 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 （二）论文的研究内容和结构安排 本系统采用石英晶体振荡器、分频器、计数器、显示器和校时电路组成。由LED数码管来显示译码器所输出的信号。采用了74LS系列中小规模集成芯片。使用了RS触发器的校时电路。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能,扩展电路完成数字钟的扩展功能。论文安排如下： 1、绪论 阐述研究电子钟所具有的现实意义。 2、设计内容及设计方案 论述电子钟的具体设计方案及设计要求。 3、单元电路设计、原理及器件选择 说明电子钟的设计原理以及器件的选择，主要从石英晶体振荡器、分频器、计数器、显示器和校时电路五个方面进行说明。 4、绘制整机原理图 该系统的设计、安装、调试工作全部完成。 二、设计内容及设计方案 （一）设计内容要求 1、设计一个有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能的电子钟。 2、用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试。 3、画出框图和逻辑电路图。 4 、功能扩展： (1)闹钟系统 (2)整点报时。在59分51秒、53秒、55秒、57秒输出750Hz音频信号，在59分59秒时，输出1000Hz信号，音像持续1秒，在1000Hz音像结束时刻为整点。 (3)日历系统。 （二）设计方案及工作原理 数字电子钟的逻辑框图如图1所示。它由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。 图1 数字电子钟逻辑框图 三、单元电路设计、原理及器件选择 （一）石英晶体振荡器 1、重要概念的解释 (1) 反馈：将放大电路输出量的一部分或全部，通过一定的方式送回放大电路的输入端。 (2) 耦合：是指信号由第一级向第二级传递的过程。 2、石英晶体振荡器的具体工作原理 石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它被广泛应用于彩电、计算机、遥控器等各类振荡电路中。它还具有压电效应：在晶体某一方向加一电场，晶体就会产生机械变形；反之，若在晶片的两侧施加机械压力，则在晶片相应的方向上将产生电场，这种物理现象称为压电效应。在这里，我们在晶体某一方向加一电场，从而在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而使机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限制时，才达到最后稳定，这种压电谐振的频率即为晶体振荡器的固有频率。 用反相器与石英晶体构成的振荡电路如图2所示。利用两个非门G1和G2 自我反馈，使它们工作在线性状态，然后利用石英晶体JU来控制振荡频率，同时用电容C1来作为两个非门之间的耦合，两个非门输入和输出之间并接的电阻R1和R2作为负反馈元件用，由于反馈电阻很小，可以近似认为非门的输出输入压降相等。电容C2是为了防止寄生振荡。例如：电路中的石英晶体振荡频率是4MHz时，则电路的输出频率为4MHz。 图2 石英晶体振荡电路 (二)分频器 1、8421码制,5421码制 用四位二进制码的十六种组合作为代码，取其中十种组合来表示0-9这十个数字符号。通常，把用四位二进制数码来表示一位十进制数称为二-十进制编码，也叫做BCD码，见表1。 表1 8421码 5421码 0 0000 0000 1 0001 0001 2 0010 0010 3 0011 0011 4 0100 0100 5 0101 1000 6 0110 1001 7 0111 1010 8 1000 1011 9 1001 1100 2、分频器的具体工作原理 由于石英晶体振荡器产生的频率很高，要得到秒脉冲，需要用分频电路。例如，振荡器输出4MHz信号，通过D触发器（74LS74）进行4分频变成1MHz,然后送到10分频计数器（74LS90,该计数器可以用8421码制，也可以用5421码制），经过6次10分频而获得1Hz方波信号作为秒脉冲信号。（见图3） 图3 分频电路 3、图中标志的含义 CP输入的脉冲信号 C0进位信号 Q输出的脉冲信号 (三)计数器 秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。 1、60进制计数器 (1) 计数器按触发方式分类 计数器是一种累计时钟脉冲数的逻辑部件。计数器不仅用于时钟脉冲计数，还用于定时、分频、产生节拍脉冲以及数字运算等。计数器是应用最广泛的逻辑部件之一。按触发方式，把计数器分成同步计数器和异步计数器两种。对于同步计数器，输入时钟脉冲时触发器的翻转是同时进行的，而异步计数器中的触发器的翻转则不是同时。 (2)60进制计数器的工作原理 “秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成，如图4所示，采用两片中规模集成电路74LS90串接起来构成的“秒”、“分”计数器。 图4 60进制计数电路 IC1是十进制计数器，QD1作为十进制的进位信号，74LS90计数器是十进制异步计数器，用反馈归零方法实现十进制计数，IC2和与非门组成六进制计数。74LS90是在CP信号的下降沿翻转计数，Q A1和 Q C2相与0101的下降沿，作为“分”（“时”）计数器的输入信号，通过与非门和非门对下一级计数器送出一个高电平1（在此之前输出的一直是低电平0）。Q B2 和Q C2计数到0110，产生的高电平1分别送到计数器的清零R0(1)， R0(2)，74LS90内部的R0(1)和R0(2)与非后清零而使计数器归零，此时传给下一级计数器的输入信号又变为低电平0，从而给下一级计数器提供了一个下降沿，使下一级计数器翻转计数，在这里IC2完成了六进制计数。由此可见IC1和 IC2串联实现了六十进制计数。 其中：74LS90可二/五分频十进制计数器 74LS04非门 74LS00二输入与非门 2、24进制计数器 小时计数电路是由IC5和IC6组成的24进制计数电路，如图5所示。 当“时”个位IC5计数输入端CP5来到第10个触发信号时，IC5计数器自动清零，进位端QD5向IC6“时”十位计数器输出进位信号，当第24个“时”(来自“分”计数器输出的进位信号)脉冲到达时，IC5计数器的状态为“0100”，IC6计数器的状态为“0010”，此时“时”个位计数器的QC5和“时”十位计数器的QB6输出为“1”。把它们分别送到IC5和IC6计数器的清零端R0(1)和R0(2)，通过7490内部的R0(1)和R0(2)与非后清零，从而完成24进制计数。 图5 24进制计数电路 (四) 译码与显示电路 1、显示器原理（数码管） 数码管是数码显示器的俗称。常用的数码显示器有半导体数码管，荧光数码管，辉光数码管和液晶显示器等。 本设计所选用的是半导体数码管，是用发光二极管（简称LED）组成的字形来显示数字，七个条形发光二极管排列成七段组合字形，便构成了半导体数码管。半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极接在一起，而七个阴极则是独立的。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的。 当共阳极数码管的某一阴极接低电平时，相应的二极管发光，可根据字形使某几段二极管发光，所以共阳极数码管需要输出低电平有效的译码器去驱动。共阴极数码管则需输出高电平有效的译码器去驱动。 2、译码器原理（74LS47） 译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表2列出了74LS47的真值表，表示出了它与数码管之间的关系。 表2 输 入 输 出 显示数字符号 LT() RBI(-) A3 A2 A1 A0 BI()/RBO() a() b() c() d() e() f() g() 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 1 X 0 0 0 1 1 1 0 0 1 1 1 1 1 1 X 0 0 1 0 1 0 0 1 0 0 1 0 2 1 X 0 0 1 1 1 0 0 0 0 1 1 0 3 1 X 0 1 0 0 1 1 0 0 1 1 0 0 4 1 X 0 1 0 1 1 0 1 0 0 1 0 0 5 1 X 0 1 1 0 1 1 1 0 0 0 0 0 6 1 X 0 1 1 1 1 0 0 0 1 1 1 1 7 1 X 1 0 0 0 1 0 0 0 0 0 0 0 8 1 X 1 0 0 1 1 0 0 0 1 1 0 0 9 X X X X X X 0 1 1 1 1 1 1 1 熄灭 1 0 0 0 0 0 0 1 1 1 1 1 1 1 熄灭 0 X X X X X 1 0 0 0 0 0 0 0 8 (1)LT()：试灯输入，是为了检查数码管各段是否能正常发光而设置的。当LT()=0时，无论输入A3 ，A2 ，A1 ，A0为何种状态，译码器输出均为低电平，若驱动的数码管正常，是显示8。 (2)BI()：灭灯输入，是为控制多位数码显示的灭灯所设置的。BI()=0时。不论LT()和输入A3 ，A2 ，A1，A0为何种状态，译码器输出均为高电平，使共阳极数码管熄灭。 (3)RBI(-)：灭零输入，它是为使不希望显示的0熄灭而设定的。当对每一位A3= A2 =A1 =A0=0时，本应显示0，但是在RBI(-)=0作用下，使译码器输出全为高电平。其结果和加入灭灯信号的结果一样，将0熄灭。 (4)RBO()：灭零输出，它和灭灯输入BI()共用一端，两者配合使用，可以实现多位数码显示的灭零控制。 3、译码器与显示器的配套使用 译码是把给定的代码进行翻译，本设计即是将时、分、秒计数器输出的四位二进制数代码翻译为相应的十进制数，并通过显示器显示，通常显示器与译码器是配套使用的。我们选用的七段译码驱动器（74LS47）和数码管（LED）是共阳极接法（需要输出低电平有效的译码器驱动）。译码显示电路如图6所示。 图6 译码显示电路 （五）校时电路 1、RS触发器（见图7） 图7 基本RS触发器 R() S() Q Q() 说 明 0 1 1 0 1 1 0 0 0 1 0或1 1 1 0 1或0 1 置0 置1 保持原来状态 不正常状态，0信号消失后，触发器状态不定 2、无震颤开关电路 无震颤开关电路的原理：（见图8）当开关K的刀扳向1点时，S()=0，R()=1，触发器置1。S()端由于开关K的震颤而断续接地几次时，也没有什么影响，触发器置1后将保持1状态不变。因为K震颤只是使S()端离开地，而不至于使R()端接地，触发器可靠置1。 当开关K从S()端扳向R()端时，有同样的效果，触发器可靠置0。从Q端或Q()端反映开关的动作，输出电平是稳定的。 3、校时电路的实现原理 当电子钟接通电源或者计时发现误差时，均需要校正时间。校时电路分别实现对时、分的校准，由于4个机械开关具有震颤现象，因此用RS触发器作为去抖动电路。采用RS基本触发器及单刀双掷开关，闸刀常闭于2点，每搬动一次产生一个计数脉冲，实现校时功能，电路如图8所示。图8 校时电路 （六）调 试 毕满清等.电子技术实验与课程设计.北京:机械工业出 版社,1995.131132 这本书上很全-=、时钟 vhdl vhdl与数字电路设计 vhdl数字系统设计 vhdl数字钟程序 数字频率计vhdl vhdl 数字钟 vhdl数字钟设计 数字锁相环 vhdl 数字秒表 vhdl 我们做实验要用 把程序发到这里算了无错无警告一、设计目的1.掌握各类计数器及将它们相连的方法；2.掌握多个数码管动态显示的原理与方法；3.掌握用FPGA技术的层次化设计方法；4.进一步掌握用VHDL硬件描述语言的设计思想；5.了解有关数字系统的设计。二、设计要求基本要求：1、24小时计数显示；2、具有校时功能（时，分） ；附加要求：1、实现闹钟功能（定时，闹响）；三、源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity szz isport(clk:in std_logic; clk1:in std_logic;md1:in std_logic; md2:in std_logic_vector(1 downto 0); speak:out std_logic; dout:out std_logic_vector(6 downto 0); selout:out std_logic_vector(2 downto 0);end szz;architecture one of szz issignal sel:std_logic_vector(2 downto 0);signal hou1:std_logic_vector(3 downto 0);signal hou2:std_logic_vector(3 downto 0);signal min1:std_logic_vector(3 downto 0);signal min2:std_logic_vector(3 downto 0);signal seth1:std_logic_vector(3 downto 0);signal seth2:std_logic_vector(3 downto 0);signal setm1:std_logic_vector(3 downto 0);signal setm2:std_logic_vector(3 downto 0);signal sec1:std_logic_vector(3 downto 0);signal sec2:std_logic_vector(3 downto 0);signal h1:std_logic_vector(3 downto 0);signal h2:std_logic_vector(3 downto 0);signal m1:std_logic_vector(3 downto 0);signal m2:std_logic_vector(3 downto 0);signal s1:std_logic_vector(3 downto 0);signal s2:std_logic_vector(3 downto 0);-begin-模6计数choice:process(clk1)beginif clk1event and clk1=1 thenif sel=101 thensel=000;elsesel=sel+1;end if;end if;end process choice;-小时十位h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2)beginif clkevent and clk=1 thenif (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) thenhou1=0000;elsif hou1=0010and hou2=0011and md1=0 and md2=01 then-当时间为23点且处于校时状态时hou1=0000;elsif (hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 andsec2=1001)or (hou2=1001and md1=0 and md2=01) thenhou1=hou1+1;end if;end if;end process h110;-小时个位h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1)beginif clkevent and clk=1 thenif (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) thenhou2=0000;elsif hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) thenhou2=0000;elsif (hou2=1001and md1=0 and md2=01)or (hou1=0010and hou2=0011) thenhou2=0000;-md=1;elsif (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001)or (md1=0 and md2=01) thenhou2=hou2+1;-speak=clk;end if;end if;end process h220;-分钟十位m110:process(clk,min2,sec1,sec2,md1,md2)beginif clkevent and clk=1 thenif (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000;elsif min1=0101and min2=1001and (md1=0 and md2=00)thenmin1=0000;elsif (min2=1001and (sec1=0101 and sec2=1001) or (min2=1001and md1=0 and md2=00)thenmin1=min1+1;end if;end if;-end if;end process m110;-分钟个位m220:process(clk,sec1,sec2,md1,md2)beginif clkevent and clk=1 thenif min2=1001and (sec1=0101 and sec2=1001)thenmin2=0000;elsif min2=1001and (md1=0 and md2=00)thenmin2=0000;else if (sec1=0101 and sec2=1001) or(md1=0 and md2=00)thenmin2=min2+1;end if;end if;end if;end process m220;-秒十位s110:process(clk)beginif clkevent and clk=1 thenif (sec1=0101 and sec2=1001)thensec1=0000;else if sec2=1001thensec1=sec1+1;end if;end if;end if;end process s110;-秒个位s220:process(clk)beginif clkevent and clk=1 thenif sec2=1001 thensec2=0000;else sec2=sec2+1;end if;end if;end process s220;-时间设置小时部分sethour1:process(clk,seth2)beginif clkevent and clk=1 thenif seth1=0010and seth2=0011 thenseth1=0000;elsif seth2=1001 thenseth1=seth1+1;end if;end if;end process sethour1;-sethour2:process(clk,md1,md2,seth1)beginif clkevent and clk=1 thenif (seth1=0010and seth2=0011)or seth2=1001thenseth2=0000;elsif md1=1 and md2=00 thenseth2=seth2+1;end if;end if;end process sethour2;-时间设置分钟部分setmin1:process(clk,setm2)beginif clkevent and clk=1 thenif setm1=0101and setm2=1001thensetm1=0000;elsif setm2=1001thensetm1=setm1+1;end if;end if;end process setmin1;-setmin2:process(clk,md1,md2)beginif clkevent and clk=1thenif setm2=1001thensetm2=0000;elsif md1=1 and md2=01thensetm2=setm2+1;end if;end if;end process setmin2;-闹铃speaker:process(clk1,hou1,hou2,min1,min2)beginif clk1event and clk1=1thenif seth1=hou1 and seth2=hou2 and setm1=min1 and setm2=min2 thenspeak=clk1;else speak=0;end if;end if;end process speaker;-disp:process(sel,md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1,setm2)beginif sel=000 thenseloutdoutdoutdoutdout=1000000;end case;elsif sel=001 then-seloutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=1000000;end case;elsif sel=010 thenseloutdoutdoutdoutdoutdoutdoutdout=1000000;end case;elsif sel=011 thenseloutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=1000000;end case;elsif sel=100 thenseloutdoutdoutdoutdoutdoutdoutdout=1000000;end case;elsif sel=101 thenseloutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=1000000;end case;end if;if md1=0 then-计时时间显示和设置模式h1=hou1;h2=hou2;m1=min1;m2=min2;s1=sec1;s2=sec2;else -闹铃时间现实和设置模式h1=seth1;h2=seth2;m1=setm1;m2=setm2;s1=1111;s2=0 AND COUNT210 THEN COUNT2:=COUNT2+1; ELSE COUNT2:=0; DOUT2= NOT DOUT2; END IF; END IF;if clrm=1 then-当clr为1时，高低位均为0cnt1:=0000;cnt0:=0000;elsif clkevent and clk=1 then if stop=1 then cnt0:=cnt0; cnt1:=cnt1; end if;if cnt1=1001 and cnt0=1000 then-当记数为98（实际是经过59个记时脉冲）co=1;-进位cnt0:=1001;-低位为9elsif cnt01001 then-小于9时cnt0:=cnt0+1;-计数-elsif cnt0=1001 then-clk1=not clk1;elsecnt0:=0000;if cnt11001 then-高位小于9时cnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;secm1=cnt1;secm0=cnt0;end process;end SEC;秒模块程序清单 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic;-时钟/清零信号 sec1,sec0:out std_logic_vector(3 downto 0);-秒高位/低位 co:out std_logic);-输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);-计数beginif clr=1 then-当ckr为1时，高低位均为0cnt1:=0000;cnt0:=0000;elsif clkevent and clk=1 thenif cnt1=0101 and cnt0=1000 then-当记数为58（实际是经过59个记时脉冲）co=1;-进位cnt0:=1001;-低位为9elsif cnt01001 then-小于9时cnt0:=cnt0+1;-计数elsecnt0:=0000;if cnt10101 then-高位小于5时cnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;sec1=cnt1;sec0=cnt0;end process;end SEC; 分模块程序清单 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);end MINUTE;architecture MIN of MINUTE isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 thenif cnt1=0101 and cnt0=1000 thenco=1;cnt0:=1001;elsif cnt01001 thencnt0:=cnt0+1;elsecnt0:=0000;if cnt10101 thencnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;end if;min1=cnt1;min0=cnt0;end process;end MIN;时模块程序清单 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity HOUR isport(clk,en:in std_logic;-输入时钟/高电平有效的使能信号 h1,h0:out std_logic_vector(3 downto 0);-时高位/低位end HOUR;architecture hour_arc of HOUR isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);-记数beginif clkevent and clk=1 then-上升沿触发if en=1 then-同时“使能”为1if cnt1=0010 and cnt0