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计算机组成与系统结构,主讲教师: 胡越明 课件下载: /huym/计算机组成与系统结构 Email: ,上海交通大学计算机系,第一篇,计算机组成原理,课程网站：81/,教材,胡越明 计算机组成与设计 科学出版社 2006年6月第一版,/bookdetails.php?searchingbookid=16151,第一章 数字系统与计算机概论,1.1 数字逻辑与数字电路 1.2 数字系统基础 1.3 数字系统设计,1.1数字逻辑与数字电路,1.1.1逻辑代数的基本知识 1.1.2 常见的门电路,第一章 数字系统与计算机概论,模拟量和数字量 数据字量的处理过程可以达到比模拟量处理更高的精度 数字量特别适合于进行复杂的处理 数字量便于数据的存储和传输 数字系统采用二进制代码 电路中只需要表示两种状态,1.1 数字电路基础,二进制数 位bit 二进制编码 n个二进制位可构成2n个代码 数字逻辑代数,1.1.1 逻辑代数的基本知识,逻辑值的基本运算 逻辑加、逻辑乘和逻辑非 逻辑代数的特点 字母表示变量 如A和B 有限域 任何变量的取值只有0和1两种可能 可用真值表表示,逻辑加运算,逻辑或 用运算符号“+”表示 运算规则 0+0=0 0+1=1 1+0=1 1+1=1 真值表,逻辑乘运算,逻辑与 用运算符号“”表示 运算规则： 00=0 01=0 10=0 11=1 真值表：,逻辑非运算,将1变成0，将0变成1。 表示为 真值表,逻辑表达式,用若干个逻辑变量和逻辑运算符组成的数学式子 例子：L=AB+C 真值表,运算法则,运算法则,逻辑代数的运算规则的证明,根据逻辑代数的运算法则进行 用列出真值表的方法进行证明 例1-1 证明(A+B)(A+C)=A+BC 证：(A+B)(A+C)=AA+AB+AC+BC 分配律 =A+AB+AC+BC 重叠律 =A(1+B)+AC+BC 分配律 =A+AC+BC 0-1律 =A(1+C)+BC 分配律 =A+BC 0-1律,一个逻辑函数的真值表是惟一的，但是它的逻辑表达式可能有多种多样。 逻辑表达式的化简：寻找一种简洁的等价的逻辑表达式。 最小项：在真值表中，变量的每一种组合。 逻辑函数的一种表达式实际上就是那些输出为1的最小项的和。,例1-3 写出下列真值表的逻辑表达式,答：,习题：1.8 1.9,1.1.2 常见的门电路,基本的门电路 寄存器 译码器 算术运算电路 控制逻辑,1. 基本门电路,门电路 实现逻辑运算的数字电路 输入端和输出端有两种状态 分别表示逻辑1和逻辑0。 MOS场效应晶体管,MOS晶体管的构成,基片,二氧化硅,源极,栅极,漏极,wafer,die,CMOS电路,互补型MOS,基本的门电路符号,CMOS门电路的例子,三态门,高阻状态 输出控制功能,三态门的用途,直接连接到公共信号线路 总线,双向连接总线,逻辑门电路的分类,组合逻辑电路 不具备记忆功能 建立在简单逻辑门基础上 可以用真值表和逻辑表达式表示 时序逻辑电路 具有记忆功能 电路的输出取决于输入状况和电路的状态 建立在触发器的基础上 寄存器 计数器,2. 触发器,一种具有记忆功能的电路 有两个稳定的电路状态 建立在R-S锁存器(latch)的基础上,特征表,表示时序电路的下一个状态与现有状态与输入信号的逻辑函数关系 例,D锁存器,在R-S锁存器的输入部分加上时钟和输入控制的电路构成,D触发器,有一个时钟输入信号 上升沿，下降沿，周期，频率 在时钟信号的上升沿输入信号D送入内部并改变输出Q Q(T+1)=D(T),同步时序电路,用一条时钟信号启动所有的触发器 触发器的输出信号电平就是电路的状态 状态的变化通常用状态转换图表示,3. 半加器和全加器,分为半加器和全加器两种 半加器有两个输入端和两个输出端 半加器的逻辑表达式：,全加器,进位输入Ci，进位输出Co。 逻辑表达式：,全加器与半加器,OrCAD,4位加法器,4. 寄存器（Register）,由多个D触发器构成 可以存放一个完整的二进制数据 通常用一个名字表示 如R1、R2 对寄存器内容的操作 移位、计数、清除、装入,移位寄存器,串行输入串行输出 串行输入并行输出 并行输入串行输出,寄存器的数据传输,并行输入并行输出 R1R2 R2R1,R1,R2,5. 计数器,由多个触发器构成 异步计数器 除第一个触发器的计数信号来自外部，其余触发器的计数信号来自上一个触发器的输出 同步计数器 外部计数信号同时送到各触发器的时钟输入端 时序逻辑电路,异步计数器的例子,一般的时序逻辑电路,触发器与组合逻辑电路的结合,6. 编码器和译码器,编码的信息与译码的信息 2n个输入信号的编码器有n个输出信号 输入信号中只有一个是有效的电平,译码器,n个输入信号的译码器有2n个输出信号 每个输出信号对应于n个输入信号的一种编码 输出信号中只有一个处于有效状态 通常还有一个输出许可信号（EN）,7. 数据选择器,根据选择信号从多个输入端中选择一个作为输出 有n个选择信号的数据选择器从2n个输入数据线中选择一个作为输出 逻辑表达式： 功能表,1.2 数字系统基础,1.2.1 数字系统及其表示 层次化设计 基本的门电路 触发器、编码器、译码器、一位加法器 寄存器、计数器 较高层次的功能单元表示成由下一层次的功能单元表示的结构框图,1.2.2 数字集成电路的分类,封装方式 双列直插封装（DIP） 引脚格栅阵列（PGA） 工作原理 双极型 每个晶体管由p型和n型两种半导体构成 速度较高 单极型（场效应） 每个晶体管由一种半导体材料构成 nMOS和CMOS 耗电较低 集成度高,集成电路实现计算机系统的方法,采用现成的集成电路 利用通用的集成电路 成本较低 性能低 定制专用 (Full Custom) 集成电路 由开发者自己设计芯片版图（ASIC） 开发周期长 开发成本高 使用半定制 (Semi-custom) 芯片 在芯片厂商的半成品基础上设计定制 利用率低,半定制芯片的分类,门阵列(Gata Array) 排成二维阵列的标准单元 一些互连通道 标准单元(Standard Cell) 标准单元版图库 标准单元逻辑电路图库 可编程逻辑电路芯片(PLD) 功能单元或者连接线路可根据需要进行改变 PLA、PAL、FPGA、CPLD,PLA,由与门和或门逻辑电路组合而成的阵列,PAL,或阵列固定 与阵列可编程,GAL,CPLD,FPGA,1.2.3 数字系统中的信号延迟与干扰,延迟时间 从输入信号的建立到输出信号的产生之间的时间间隔 延迟造成的影响 使得电路的运行速度受到限制 形成一个瞬间的不确定的输出信号,门电路的扇出数与扇入数,扇出数 一个门电路能够驱动的同类门电路的最大数量 MOS电路的扇出数主要受到连接线路中分布电容的影响 影响门电路的输出延迟 扇入数 一个基本门电路的输入端的数量,数字系统的局限性 性能、稳定性、可靠性,电信号的传播速度 电信号的实际传播速度小于光速 电路的脉冲串扰 一根导线上电信号所产生的电场与另一根电线上产生的电场 传输线反射 当信号电平的变化时间短于信号在导线上的传播时间时 电平信号从一端传播到另一端后由于受到阻碍而反射回来 外部信号的干扰 EMC,传输线反射的避免,保持信号的传输线路上的阻抗一致性 终端电路,1.2.4 计算机系统的可靠性,一、基本概念 错误(error)：引起故障的因素（如固定为1） 故障(fault)：由系统中的错误引起的紊乱现象（显现的错误） 失效(failure)：故障导致的系统丧失功能的情况（浴盆曲线） 避错：避免错误的发生 容错：使错误不引起故障，有故障时系统不失效,技术指标,技术指标,例：设系统的平均无故障时间是104小时，问该系统正常工作1小时的可靠性是多少？ 解：因MTTF=104, 故l=10-4, R(1)=e-0.0001=0.99,技术指标,平均故障间隔时间 (MTBF：mean time between failure) MTBF = MTTF+MTTR=1/l + 1/m 其中MTTR为平均修复时间1/m m称为修复率,二、技术指标（续）,问题,某计算机投入运行后每100天出现一次失效，每次失效后修理1整天后恢复正常，问该系统的可靠性、MTTF、MTBF、可用性分别是多少？,1.2.5 数字系统的功率消耗,限制功耗的因素 能耗（电池） 散热 功耗的构成 静态 动态,数字系统的功率消耗,静态功耗 晶体管的工作电流 晶体管的漏电流 动态功耗 晶体管开关功耗 I/O的开关功耗 相关因素 集成电路中的分布电容 电源电压 工作频率,数字系统的功率消耗,降低动态功耗的措施 降低电源电压 降低门电路的活跃因数 减少门电路数量 降低时钟频率 在满足性能要求的前提下,降低门电路的活跃因数,多种CPU的工作状态 不同的工作频率 Intel SpeedStep技术 关闭不需要的功能部件 减少激活CPU 外围功能用硬件实现 用查表代替计算 用宏代替子程序 减少堆栈操作,1.3 数字系统设计,1.3.1 EDA简介 功能 设计输入 逻辑综合 设计验证 测试,EDA的功能,设计输入（Design Entry） 设计文档编辑 硬件描述语言的输入 电路图形的输入 状态图的描述。 逻辑综合（Logic Synthesis） 逻辑表达式的简化和优化 电路板或者芯片中模块的布局和连线布局 将设计输入转换成电路图或者芯片版图等,EDA的功能,设计验证（Design Verification） 设计规则的检查 逻辑功能的检验 冲突检查等 信号的传播延迟 信号的畸变、反射和干扰 分析电路的功率消耗 测试（Testing） 生成测试的输入信号 测试向量 对产生的输出信号进行采集和比较,EDA工具,芯片级 芯片版图的布局和布线功能 可编程芯片的编程 Cadence Mentor Graphics Aldec 板级 印刷电路板的布局和布线功能 OrCAD Protel,EDA工具,硬件描述语言（HDL ） 逻辑功能的描述 逻辑结构 行为的描述 ABEL VHDL,EDA工具,图形设计输入 元器件的图形库 电路符号库和物理形状的图形库 用户可以建立自己的图形库 层次化的方法 电路模块的内部结构由下一层次的电路图来描述,EDA工具,逻辑综合 自动布局 自动布线,1.3.2 硬件描述语言,ABEL语言 为描述可编程逻辑电路而开发 低层描述 将一个数字电路描述为一个模块 模块内部的逻辑可以有多种描述 逻辑方程式 真值表 状态图 熔丝图,ABEL语言,每个模块中包括 标题（Title） 器件（Device） 引脚（Pin） 结点（Node） 常量定义（Constant） 宏定义（Macro） 逻辑方程（Equations） 真值表（Truth_table） 状态图（State_diagram） 熔丝（Fuse） 测试向量（Test_vectors）,ABEL语言,module Z74LS138 title 74LS138 decoder PLD Z74LS138 device P16L8 “Input and output pins A, B, C, G2A_L, G2B_L, G1 pin 1, 2, 3, 4, 5, 6; Y0_L, Y1_L, Y2_L, Y3_L, Y4_L, Y5_L, Y6_L, Y7_L pin 1912 istype com; “ Constant expression ENB = G1 End X74LS138,ABEL语言,module moore title Moore machine description of a Sequence detector moore device P22V10 “Inputs clk pin 1; PR pin 2; X pin 3; “Output Q1, Q0, Z pin 21, 22, 23 istype buffer, reg_D; “State Register assignment sreg = Q1, Q0, Z; A = 0, 0, 0; B = 0, 1, 0; C = 1, 1, 0; D = 1, 1, 1; Equations Sreg.ar = PR; Sreg.clk = clk;,ABEL语言,State_diagram sreg State A: If X then B else A; State B: If X then C else A; State C: If X then D else A; State D: If X then D else A; Test_vectors (clk, PR, X - sreg) .c., 1, 0 - A; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 1 - C; .c., 0, 1 - D; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 1 - C; .c., 0, 1 - D; .c., 0, 1 - D; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 1 - C; .c., 0, 1 - D; end,VHDL语言,IEEE标准 能够描述更为一般的数字逻辑电路的功能和行为 支持数字系统各个层次的描述 门级 寄存器传输级 算法级 系统级 既是逻辑描述文本，又是执行模型 强类型,VHDL语言,信号变量signal 描述一个硬件信号 实体间动态交换的数据 具有历史记录 具有时间属性 可进行布尔运算 实体entity VHDL文本的一个基本单元 描述一个部件的外部接口信号和逻辑功能 层次化 可以包含多个构造体,VHDL语言,构造体Architecture 具体指明功能部件的行为、采用的元件和内部连接关系 用于系统模拟 包装Package 用于容纳各设计模块能够共享的数据类型、常数、子程序等 以便设计代码重用。,VHDL语言,entity adder is port ( in1 : in bit_vector; in2 : in bit_vector; pout : out