数字电子技术基础(Liu)-Chapter3-组合逻辑电路

教材：数字电子技术基础（第四版）

周良权方向乔第三章组合逻辑电路授课人刘学柱职称副教授概述组合逻辑电路中的竞争-冒险现象常用的组合逻辑电路组合逻辑电路的设计组合逻辑电路的分析第3章组合逻辑电路

会画出：用译码器或数据选择器构成与或逻辑函数式的电路图。本章教学基本要求

要知道：组合逻辑电路的特点，组合逻辑电路的分析步骤和设计步骤。编码器、译码器、数据分析器和数据选择器的含义。

会分析：用逻辑函数化简表达式、真值表描述的组合逻辑电路的逻辑功能。

会设计：根据逻辑事件设定输入和输出变量及其逻辑状态的含义（逻辑抽象过程），根据因果关系列出真值表，写出逻辑函数式并进行化简后的逻辑图。

会使用：用功能表表示的各种中规模集成组合逻辑器件的编码器、优先编码器、译码器、数码管显示七段码译码器、超前进位加法器、数值比较器、数据选择器的引脚功能。3.1

概述一、组合逻辑电路的概念

指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。

数字电路根据逻辑功能特点的不同分为组合逻辑电路时序逻辑电路指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。20160508组合逻辑电路的一般框图……表达式形式(各输出完全由输入决定，与历史输出信息无关—无反馈）二、组合逻辑电路的特点组合逻辑电路的逻辑功能特点：没有存储和记忆作用。

组合电路的组成特点：

由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路可以有一个或多个输入端,也可以有一个或多个输出端【P92全加器逻辑图】3.2

组合逻辑电路的分析分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。根据给定逻辑图写出输出逻辑式，并进行必要的化简列真值表分析逻辑功能一、组合逻辑电路的基本分析方法优化原有电路[例]分析下图所示逻辑电路的功能。【P89E3.2.1】解：(1)写出输出逻辑函数式(3)分析逻辑功能(2)列逻辑函数真值表本例可直接通过分析表达式和真值表特点来说明功能。上图所示电路是由五个与非门构成的异或门11011000ZBA输出输入1010问题：五个与非门可不可以优化？！在第一章学习过程中，我们曾经在实验室尝试使用1片74LS00,实现“异或”逻辑

初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。[例]分析下图电路的逻辑功能。解：(1)写出输出逻辑函数式(２)分析逻辑功能该电路为四个门电路构成的异或门设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。分析设计要求进行逻辑变量的定义与赋值并列出真值表→求最简输出逻辑式→画出逻辑图（实际电路制作）。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的含义与逻辑取值(即规定它们何时取值0，何时取值1)

。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与所要求的门电路类型对应的最简式。3.3

组合逻辑电路的设计组合逻辑电路的设计过程只考虑两个1位二进制数A和B相加，不考虑低位来的进位数的相加称为半加，实现半加的电路称为半加器

能够实现加法运算的电路称为加法器半加器全加器除了两个１位二进制数相加以外,还与低位向本位的进位数相加,称之为全加,所构成的电路称为全加器

组合逻辑电路设计举例

输入：Ai、Bi

分别表示两个1位二进制数对应位的被除数和加数，表示低位来的进位数。

输出：求得本位的和及向高位的进位数作为输出.解：（2）逻辑函数式[例]试设计１位全加器电路。(1)分析命题，列真值表。

输出

输入0010100110010111000001010011100101110111半加器电路能用与非门实现吗？(3)对逻辑函数式进行化简(4)得出1位全加器逻辑图

原式为最简经变换得到三变量的异或式而的原式可以化简为但为了整个电路最简可与公用主要内容：

编码器

译码器多位加法器数值比较器数据选择器通用性强、兼容性好、功耗小、工作稳定可靠3.4常用的组合逻辑电路编码用文字、符号或者数码表示特定信息的过程称为编码。实现编码功能的电路编码器二进制编码器二-十进制编码器

优先编码器

编码器(即Encoder)

被编信号二进制代码编码器编码器

n位二进制代码有2n个状态，可表示2n个信息。二进制编码器由图可写出编码器的输出逻辑函数为由此式可列出真值表为输出输入1110111111101110111111101110111110011110110111011110111010111110111001111100100011111110Y0Y1Y2I7I6I5I4I3I2I1I0原码输出被编信号低电平有效。8线3线编码器输入8个信号Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7输出3位二进制对N个信号进行编码时，应按公式2nN来确定需要使用的二进制代码的位数n.二－十进制编码器将0~9十个十进制数转换为二进制代码的电路。又称十进制编码器。

10个输入端8421编码器4个输出端B=“7”+“6”+“5”+“4”A=“9”+“8”C=“7”+“6”+“3”+“2”D=“9”+“7”+“5”+“3”+“1”为何要使用优先编码器？优先编码器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入允许同时输入数个编码信号，但只对其中优先权最高的信号进行编码输出的电路。普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。54LS148优先编码器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被编码对象选通控制端代码输出端状态标志端54LS148逻辑图被编码的对象,.低电平有效选通控制端,低电平有效,只有当其为0时才可以进行编码代码输出端,为反码形式输出标志位54LS148逻辑符号图从组合逻辑电路设计思路进行介绍同理电路图YS=1,1#

芯片停止工作，1#芯片输出Y2Y1Y0=111将两块54LS148芯片级联起来就可将输入端扩展为16个，组成16线－4线优先编码器．总输出的最高位输出，高电平有效ST=0允许工作IN8—IN15有输入54LS148111

1

01001011如果IN15—IN8中无低电平，则2#芯片的YS=Y3=0，允许1#芯片工作，将对IN7—IN0中优先权高的实行编码1100101111011以此类推总的输出标志,时编码器工作1110注意：与148功能控制的区别（使能及状态端等），影响级联方式。54LS148优先编码器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被编码对象选通控制端代码输出端状态标志端主要要求：

理解译码的概念。

掌握二进制译码器54LS138的逻辑功能和使用方法。理解其他常用译码器的逻辑功能和使用方法。掌握用二进制译码器实现组合逻辑电路的方法。译码器20160511译码的概念与类型

译码是编码的逆过程。

将表示特定意义信息的二进制代码翻译出来。多输入,多输出的组合逻辑电路

译码器二进制译码器二-十进制译码器

显示译码器译码器(即Decoder)

二进制代码

与输入代码对应的特定信息

译码器一、二进制译码器将输入二进制代码译成相应输出信号的电路。n位

二进制代码

2n位

译码输出二进制译码器译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入0000译码输出低电平有效2线-4线译码器逻辑图几点说明：1.此类逻辑图频繁使用各信号的原/反变量以构成最小项，采用公共信号线形式；2.“·”的必要.允许译码器工作禁止译码

Y7~Y0由输入二进制码A2、A1、A0的取值决定。输出逻辑函数式Y0=A2A1A0Y1=A2A1A0Y2=A2A1A0Y3=A2A1A0Y4=A2A1A0Y5=A2A1A0Y6=A2A1A0Y7=A2A1A011111111000000000111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111×××1111111111××××0Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STBSTCSTA输出输入54LS138

真值表

×11111111111111111111000000000111111110000000001111111111101111110111101111110111101111001111101111101111101101011111101100111111100003线-8线二进制译码器真值表

(一)

译码器工作原理逻辑图(二)

二进制译码器的应用1、用于译码器的功能扩展例：用两片54LS138的8位输出通过级联实现4线-16线译码的输出00不工作正常译码1不工作正常译码有一个为低电平有一个与代码对应的输出端为低电平地址码的最高位2、用作数据分配器在数据传输系统中，经常需要将总线中的数据传输到多个支路中的一路上去，传往支路中哪些一路，就需要用唯一地址译码器来选择。在这种装置中，译码器起着数据分配的作用，这种装置叫数据分配器与地址代码对应的最小项如果令而将输入数据D从端输入，则在地址码确定后、、均为1，那么，由地址确定的输出，即总线上的数据D以反码形式从端送出，欲得到原码输出只需在数据D与端之间加反相器即可译码器数据分配功能示意图3、用以构成组合逻辑函数利用一些附加的门电路将最小项（n位地址输入的二进制译码器有2n个代码输入，包含n变量函数的全部最小项）恰当地组合起来,即可产生任何n变量的组合逻辑函数即二进制译码器可充当组合逻辑函数发生器。[例]用3线-8线序列码器74LS138实现下列多输出组合逻辑函数.输出的逻辑函数式为只要令74LS138的地址输入端A2=A、A1=B、A0=C，则它的各输出端就是各输入变量最小项的反函数形式。即Y0—Y7分别对应为m0—m7.解：

根据给定函数变换为最小项之和的形式运用还原律和摩根定理将函数变换为在74LS138之后再加四个与非门就可以实现这些函数。在用高电平输出有效的译码器实现组合函数时,译码器输出为各地址输入变量最小项的原函数.只要将下面的电路中的与非门换成或门就可以了例题某校区可划分为三个主体教学功能区，其工作时平均耗电情况为：理论教学及办公区(100Kw)、实践教学区(500Kw)，计算机中心(150Kw).校区现自备200Kw,300Kw及450Kw发电机各1台，请根据各主体教学功能区的用电情况，设计发电机启停控制电路(最佳节能方案)。【解】1.(逻辑抽象：变量定义与赋值)取A=1代表教学及办公区用电、B=1代表实践教学区用电、C=1代表计算机中心用电，取F1=1代表启动200Kw发电机、F2=1代表启动300Kw发电机、F3=1代表启动450Kw发电机.2.列写真值表，确定逻辑函数表达式(采用低电平输出的74LS138译码，"与非-与非"式)3.在置74LS138各使能端有效的前提下，连接地址输入端A2=A、A1=B、A0=C，则，相应输出可改写为：例题4.利用与非门进行电路设计，如右下图几点说明：（1）变量定义可调整，但须进行定义与赋值两项准备工作；（2）注意ABC与地址端的顺次连接关系，注意对使能端的处理；（3）输出控制端，高电平有效。[例]试用译码器实现全加器。解：(1)分析设计要求，列出真值表设被加数为Ai

，加数为Bi

，低位进位数为Ci-1。输出本位和为Si

，向高位的进位数为Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入(3)选择译码器选用3线–8线译码器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根据真值表写函数式Y1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi-1A0A1A2CT74LS138CiBi(4)根据译码器的输出有效电平确定需用的门电路(5)画连线图Ci&Si&CT74LS138输出低电平有效，，i=0~7因此，将函数式变换为CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31A3A2A1A0低位片高位片4.译码器的扩展

例如两片CT74LS138

组成的4线–16

线译码器。16个译码输出端

4位二进制码输入端低3位码从各译码器的码输入端输入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位码A3与高位片STA端和低位片STB端相连，因此，A3=0时低位片工作，A3=1时高位片工作。

STA不用，应接有效电平1。作4线–16线译码器使能端，低电平有效。CT74LS138组成的4线–16线译码器工作原理

E=1时，两个译码器都不工作，输出Y0~Y15都为高电平1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0时，高位片不工作，低位片工作，译出与输入0000~0111分别对应的8个输出信号Y0~Y7。(2)A3=1时，低位片不工作，高位片工作，译出与输入1000~1111分别对应的

8

个输出信号

Y8~

Y15。

E=0时，允许译码。这种译码器是4线-10线译码器,它的功能是将8421BCD码译成10个有效电平(高电平或低电平)的输出信号，所以称其为二-十进制译码器，属于代码变换译码器。二、二－十进制译码器10个译码输出端.

当伪码输入时,十个输出端均为非有效电平.如输出低电平有效,当伪码输入时,输出增为高电平,处于无效状态.4位地址输入端输入代码“0-9”时有对应的输出,输入代码“10-15”为伪码,没有与之对应的输出三、显示译码器

将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。数字显示电路组成方框图数码显示器件按发光物质的不同分类气体放电显示器荧光数字显示器半导体显示器液体数字显示器辉光数码管、等离子体显示板荧光数码管、场致发光数字板亦称为发光二极管（LED）显示器液晶显示器、电泳显示器半导体数码管液晶显示器LCD

（LiquidCrystalDisplay）液晶显示器数码显示器简介LCD成像原理LCD的构成：包括背光灯管、导光板、偏光板、玻璃基板、薄模式晶体管、配向膜、液晶材料、滤光板等等。【扩展阅读】电视发展史CRT

(CathodeRayTube)显像管电视PDP(PlasmaDisplayPanel)等离子电视LCD(LiquidCrystalDisplay)液晶电视LED(lightemittingdiode)发光二极管背光源液晶电视OLED(OrganicLightEmittingDisplay)有机发光二极管电视显示器材

黑白TVin1936UK

彩色TVin1960UKD-HDTVin1995USA3DTVIn201024年35年15年显示技术厚薄可弯曲超薄厚度从黑白到彩色，再到高清、3D；从厚到薄、轻……【扩展阅读】电视发展史50【扩展阅读】电视发展史数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。1.七段半导体数码显示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g电平控制是否发光。小数点，需要时才点亮。显示的数字形式发光原理显示结构字型

LED

abbr.

light-emittingdiode发光二级管（1）半导体数码管当前用得最广泛的显示器之一，它是用发光二极管（LED）来组成字形显示数字、文字和符号的。发光原理在半导体裁中掺入浓度很高的杂质而成的，所用材料有砷化镓、磷化镓、磷砷化等。在二极管正向导通时，电子和空穴大量复合，把多余的能量以光的形式释放出来，便发出一定波长的可见光，所含磷、砷的比例不同，发出光的波长（颜色）也不同，有绿，黄，橙及其中间色等。半导体数码显示器内部接法共阳接法

共阴接法

共阳数码管是将各发光二极管阳极连在一起，接高电平，而阴极分别由译码器输出端来驱动。这种显示器由输出低电平有效的译码器来驱动。

当译码输出某段码为低电平时，二极管导通发光。

当译码输出某段码为高电平时，相应的发光二极管就导通发光，显示相应的数码。共阴数码管将各发光二极管阴极连在一起接低电平，阳极分别由译码器输出端来驱动。这种显示器可用输出高电平有效的译码器来驱动主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每字段工作电流约10mA。共阳接法

共阴接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。

a~g和DP为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。

共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极主要优点：工作电压低、体积小、寿命长、响应时间短、可靠性高和亮度也较高等。

主要缺点：工作电流大。共阴极显示器BS201BS202BS207LCS011-11共阳极显示器BS204BS206LA5011-11为了将显示器电流限制在允许范围内，在译码器每一个输出端与显示器输入端之间应接入合适的限流电阻，其计算公式为：或电源电压译码器输出高电平的值LED发光时额定电压LED发光时的额定电流(2)液晶显示器(LCD)点亮七段液晶数码管的方法与半导体数码管类似。

主要优点：工作电压低，功耗极小。主要缺点：显示欠清晰，响应速度慢。

液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。即液态晶体即液态晶体（2）.液晶显示器(LCD)液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。abcdefgDPagfCOMbcedCOMDP显示结构字型发光原理图

液晶显示器的结构及符号

（a）未加电场时（b）加电场以后（c）符号返回主要优点：工作电压低，功耗极小。主要缺点：显示欠清晰，响应速度慢。

用异或门驱动液晶显示器电路图工作波形图(1)共阴LED数码管显示译码器

(2)共阳LED数码管显示译码器

(3)液晶七段数码显示译码器

2.

BCD-七段显示译码器（1）共阴LED数码管显示译码器半导体数码管和液晶显示器都可以用TTL或CMOS集成电路直接驱动。为此，就需要使用显示译码器将BCD代码译成数码管所需要的驱动信号，以便使数码管用十进制数字显示出BCD代码所表示的数值。举例说明输入为8421BCD码，用A3、A2、A1、A0表示输出用Ya、Yb、Yc、Yd、Ye、Yf、Yg表示半导体数码管为共阴极接法。与数码管的连接图引脚排列图14513

功能表a---g段驱动

卡诺图abcdefgDPagfCOMbcedCOMDP图BCD－七段显示译码器逻辑图附加控制电路用于扩展电路功能。灯测试输入：灭零输入：灭灯输入/灭零输出：当时，驱动数码管的七段同时点亮，以检查该数码管各段能否正常发光。平时应置为高电平。目的：为了能把不希望显示的零熄灭。使可使本来应该显示的0熄灭。

这是一个双功能的输入/输出端，作为输入时，称灭灯输入控制端。只要，数码管熄灭；作为输出端使用时，称灭零输出端，只有当A3=A2=A1=A0=0，而且有灭零输入信号（）时，才会给出低电平。因此，表示译码器已将本来应该显示的零熄灭了。灯测试输入端最高优先权消隐输入端次优先权数据锁存输入端灭零输入端引脚排列图灭零输出端BCD-七段锁存/译码/驱动器14513有灭零控制功能的8位数码显示系统由于灭零输入端接低电平时灭零,故正常显示时需接+Vcc共阳极LED数码管与译码器接线图(2)共阳LED数码管显示译码器液晶七段数码显示译码器14543BCD-七段码液晶驱动器功能表显示方式控制端当M=0时,用于驱动共阴LED数码管,这时译码输出Yi为高电平;当M=1时,用于驱动共最LED数码管,Yi输出为低电平;当用于液晶显示时,应从M端加30~200方波,则Yi输出为反相的方波,且M端方波与LCD公共电极相连,因而驱动其段码显示.(3)液晶七段数码显示译码器

3.4.3多位加法器半加器

HalfAdder，简称HA。它只将两个1位二进制数相加，而不考虑低位来的进位。1011010101100000CiSiBiAi输出输入AiBiSiCiCO∑

(一)加法器基本单元20160515全加器

FullAdder，简称FA。能将本位的两个二进制数和邻低位来的进位数进行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入AiBiSiCiCO∑CICi-1

（二）多位加法器实现多位加法运算的电路其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。串行进位加法器超前进位加法器串行进位加法器举例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加数A输入A3A2A1A0B3B2B1B0B3B2B1B0加数B输入低位的进位输出CO依次加到相邻高位的进位输入端CI

。相加结果读数为

C3S3S2S1S0和数进位数串行加法器主要缺点是工作(运算)速度慢跳过补充例题超前进位加法器举例：CT74LS283相加结果读数为C3S3S2S1S04位二进制加数B输入端4位二进制加数A输入端低位片进位输入端本位和输出端向高位片的进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283逻辑符号与串行进位加法器区别:超前进位加法器运算时间的缩短是以增加电路复杂程度为代价而换取的3.4.4数值比较器DigitalComparator，又称数字比较器。用于比较两个数的大小。

(一)

1位数值比较器ABAABABBY(A<B)Y(A=B)Y(A>B)

(二)

多位数值比较器可利用1位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。例如比较A=A3A2A1A0和B=B3B2B1B0的大小：

若A3>B3，则A>B；若A3<B3，则A<B；若A3=B3，则需比较次高位。

若次高位A2>B2，则A>B；若A2<B2，则A<B；若A2=B2，则再去比较更低位。依次类推，直至最低位比较结束。3.4.5数据选择器一、功能与电路

数据选择器(Multiplexer,简称MUX)又称“多路开关”或“多路调制器”,它的功能是在选择输入(又称“地址输入”)信号的作用下,从多个数据输入通道中选择某一通道的数据(数字信息)传输至输出端.4选1数据选择器图4选1数据选择器真值表D0YD1D2D34

选

1

数据选择器工作示意图A1A0数据选择器:根据地址码的要求，从多路输入信号中选择其中一路输出的电路.又称多路选择器(Multiplexer，简称MUX)或多路开关。多路输入一路输出地址码输入10Y=D1D1常用2选1、4选1、8选1和16选1等数据选择器。

数据选择器的输入信号个数N与地址码个数n的关系为

N=2n多到一的数字开关数据分配器:

根据地址码的要求，将一路数据分配到指定输出通道上去的电路。Demultiplexer，简称DMUXY0DY1Y2Y34

路数据分配器工作示意图A1A0一路输入多路输出地址码输入10Y1=DD一到多的数字开关二、应用举例1、数据传输（1）将多位数据并行输入转化为串行输出16位并行输入数据D0—D15。当选择输入A3A2A1A0

的二进制数码依次由0000递增至1111，16个通道的并行数据便依次传送到输出端，转换成了串行数据。并行数据D0-D15

的值通过开关各自预先置0或置1，则此时多路开关在选择输入的控制下，将输出所要求的序列信号，这就是“可编序列信号发生器”。（2）构成总线串行数据传输系统

将MUX与数据分配器配合使用,可以构成双刀多掷开关,构成总线串行数据传输系统,实现一路总线按地址输入信号的要求传送多路数据中某一路数据,这种结构也称为总线开关。示意图逻辑图2、函数发生器

对于一个组合函数,可以根据它的最小项表达式借助于MUX来实现它,方法如下:

(1)将给定函数化为最小项与或表达式.(2)以最小项因子作MUX的地址输入端,并由此确定MUX的规模.地址输入端个数应与函数自变量数相等.(3)将与或函数式中已存在的最小项Mi相对应的数据输入端Di赋值为1,将与或函数式不存在的最小项相应的数据输入端赋值为0.图

双4选1数据选择器74LS153返回双4选1数据选择器介绍地址端共用；数据输入和输出端各自独立；片选信号独立。8选1数据选择器CT74LS151CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的逻辑功能示意图8路数据输入端地址信号输入端互补输出端使能端，低电平有效CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151逻辑功能示意图ST

=

1

时禁止数据选择器工作

ST

=

0

时，数据选择器工作。选择哪一路信号输出由地址码决定。8选1数据选择器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入因为若A2A1A0=000，则因为若A2A1A0=010，则Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入CT74LS151输出函数表达式1000000000100000Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7

=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D7[例]试用两个带附加控制端的4选1数据选择器组成一个8选1数据选择器。1、变量个数=地址选择端的端数2、变量个数>地址选择端的端数分以下两种情况：[例]试用数据选择器实现函数

Y=AB+AC+BC该题可用代数法或卡诺图法求解。

CT74LS151有

A2、A1

、A0三个地址输入端，正好用以输入三变量A、B、C。Y为三变量函数，故选用8选1数据选择器，现选用CT74LS151。代数法求解解：(2)写出逻辑函数的最小项表达式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

写出数据选择器的输出表达式Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比较

Y和

Y′两式中最小项的对应关系(1)选择数据选择器令A=A2，B=A1，C=A0则Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++为使Y=Y′，应令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)画连线图CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1即可得输出函数D0D2D1D4D7D6D5D31(1)选择数据选择器选用CT74LS151(2)画出

Y和数据选择器输出

Y

的卡诺图(3)比较逻辑函数

Y

和

Y的卡诺图设Y=Y、A=A2、B=A1、C=A0对比两张卡诺图后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)画连线图ABC0100011110

1

1

1

1

0

0

0

0Y的卡诺图A2A1A00100011110

D6

D7D5

D3

D0

D1

D2

D4

Y′

的卡诺图

1

1

1

1

D6

D7D5

D3卡诺图法求解解：与代数法所得图相同问题：可否选用“四选一”实现该逻辑函数[例]用MUX实现函数(2)Y为三变量函数,MUX地址输入端为三个,所以选定的应是8

选1MUX芯片,如54151。(3)根据最小项表达式将数据输入端作下列赋值:解：(1)首先将函数写为最小项与或表达式

D0=D1=D3=D5=D6=D7=1D2=D4=054151逻辑图函数也可以用4选1芯片来实现。扩充问题八选一的MUX（如54151）有三个地址端，八个输入端，一个输出端口F为两变量函数G为四变量函数请使用八选一的MUX分别实现函数式：F=A⊕BG=AC+BD

多路选择器数据输入端个数一般不超过16个(即16选1)，如遇更多路数据选择，可利用多片级联分级选择的方法来扩展功能。

例如64选1，可用9片8选MUX来实现，如图该电路从64路数据中选一路输出，地址码应为6位（ABCDEF），先由DEF同时控制八片8选1MUX54151的地址输入A2A1A0,同时选出八路数据,将这八路数据Y0—Y7送给第九片54151作数据输入.用ABC控制第九片的地址输入端A2A1A0,再从Y0—Y7中选一路作为输出数据Y.这样通过分级选择,就实现了64选1.用9片8选1MUX实现64选