一位二进制全加器

本文格式为Word版，下载可任意编辑——一位二进制全加器

南昌大学试验报告

学生姓名：学号：专业班级：试验类型：□验证□综合?设计□创新试验日期：试验成绩：

试验一一位二进制全加器

一、试验目的

学习一位二进制全加器的原理；编辑程序完成二进制全加器的仿真。

二、试验要求

由两个半加器和一个或门实现一位二进制全加器

三、试验设计

设计程序独立完成全加器的仿真。全加器由两个半加器组合而成，原理类似。半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。所以，一位二进制半加器要两个输入一个进位一个输出，全加器比此多一个低位进位端共五个端口。1、试验原理：

半加器真值表及其电路图：a0011b0001so0010co0001半加器真值表

半加器电路图

2、模块设计

全加器有两个半加器和一个或门组成，故模块由半加器（h_adder）和或门（or2a）

四、试验步骤

1、顶层文件的设计

顶层文件为f_adder，调用两个半加器模块（h_adder）和或门模块(or2a)2，各模块设计文件

①全加器顶层文件F_ADDER

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDERIS

PORT(AIN,BIN,CIN:INSTD_LOGIC;COUNT,SUM:OUTSTD_LOGIC);ENDENTITYF_ADDER;

ARCHITECTUREFD1OFF_ADDERISCOMPONENTH_ADDERPORT(A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTOR2APORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALD,E,F:STD_LOGIC;BEGIN

U1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>D,SO=>E);U2:H_ADDERPORTMAP(A=>E,B=>CIN,CO=>F,SO=>SUM);U3:OR2APORTMAP(A=>D,B=>F,C=>COUNT);ENDARCHITECTUREFD1;

②半加器模块（H_ADDER）:LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYH_ADDERISPORT(A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);ENDENTITYH_ADDER;

ARCHITECTUREFH1OFH_ADDERISBEGIN

SOEndTime来设定仿真终止时间4）在CLOCK窗口中设置clk的时钟周期为50us5）点击save保存

6)通过Tools下的SimulatorTools项进行仿真，然后观测输出波形。仿真波形如下：

全加器真值表如下：AIN00001111BIN00110011CIN01010101COUNT00010111SUM01101001对比真值表和仿真波形，加数AIN,BIN和进位CIN共有8总状况，和SUM和进位COUNT共有4总状况，波形和真值表一致

6,引脚锁定

7，将文件加载到试验箱中观测试验结果