模拟集成电路版图基础

1、Module 3 模拟集成电路版图基础,Lab3-1 CMOS 无源器件结构与版图,知识单元： 1、电阻 2、电容 3、电阻和电容画法实例,一、电阻：1、方块电阻,方块电阻测量方法： 用poly 来做一个电阻，先做一个正方形，长，宽相等。通过在其两端加电压，测量电流的方法，可以得到它的阻值。 电阻连接： 假设最后所得结果是200ohms。接下来把这2 块用金属线连在一起，那么可以得到400ohms 加上连线阻值的测量结果。所有材料都有阻值，金属也不例外，因此电阻的和会比400ohms 大一些。,方块电阻,直接连接： 如果把这2 块直接连在一起，那么可以测量得到阻值正好是400ohms。 电阻并

2、联： 会达到什么结果呢？200ohms。把四个200ohms 的方块组合成一个更大的方块，可以同样得到200ohms 的电阻值。可以把这个方块越做越大，但最终测得电阻值将始终为200ohms。 对于不同大小的方块来说，阻值是一样的。由此可以用每方块多少电阻来讨论电阻大小（200ohms/squares）。只考虑方块数，所有相同材料的方块有相同的电阻值。,Poly 电阻：基本poly 电阻版图,poly 电阻表现形式： 它的电阻可以从材料的宽度和2 个引线孔之间的距离来计算得到，这一部分电阻称为体电阻，右图。 电阻制作原则： 实际上，电阻大小不确定性非常高，因此最终做出来的电阻大小不可能是完全和

3、CAD软件中所设计的大小一样，这里引入一个delta 的概念，称为偏差补偿。在实际使用中，应该把电阻的宽度尽量做大，长度做长，这样delta 的影响就会很小。 一般来说，长度取不小于10um，宽度取不小于5um。这些措施可以获得更好的精度和匹配。如果要获得更高的精度，可以把电阻作得更宽更长，因为delta 值是不变的，相应的它们的影响就变小了。,II、电阻的其他选项,高阻值低精度： 在有些设计中，可能会需要很大的电阻值，如果对它的精度并不是很介意，允许有15%左右的变化。那么也可以把电阻的宽度做到比引线孔的宽度还要小，这种电阻的形状非常象狗骨头。在高阻值，精度没有特殊要求的情况下，可以使用这种

4、结构。,蛇形电阻,蛇形电阻的体电阻的计算： 有一些新的规定，每一个拐角计半个方块，因为电流流过拐角的时候它的实际通路如下图（图1-9、1-10）所示。,低阻值高精度电阻的原则,如果想要得到一个阻值极低的电阻，而精度要求很高，可以选择用金属来做。大的面积将有助于减少delta 的影响，从而保证精度。,3其他类型电阻,N+电阻： 无需增添任何新的掩模版或层，只是用原先已有的其他层来替代poly，就可以获得很多种电阻类型。 P+电阻： 一般来说是做在nwell 中，因此必须增加第三个的端点连接nwell，而且必须连接到最正的电平，一般来说是vdd。这样可以防止寄生PN 结的影响。,直接nwell电阻

5、,直接nwell电阻： 只不过需要2 个N+作为电阻头。 对于较大的阻值的电阻可用nwell 来做。 Nwell 掺杂低，经过光照，电阻值会降低，呈现不稳定的现象。 处理方法：在nwell 上覆盖金属，并将其电位接到电源电压上，若无法接到电源电压时，可将其接到电阻两端较高电位端。 在nwell 电阻四周加电源电压，以降低电压系数。当well 电阻要接到pad，则必须于外围环绕pseudo collector，电位接到地，以防止其对其他的电路造成latch-up。,扩散电阻与Poly电阻对比,使用工艺中已有的层来做电阻，做一些较小的修改就可以得到所需要的方块电阻。扩散电阻和Poly 电阻的一样，

6、也要考虑delta 效应的影响。扩散电阻是做在衬底上的，因此在边缘变化比较大，工艺上不那么好控制。而且在做的时候必须注意第三个端点的连接。 Poly 电阻是由淀积在衬底表面上的多晶硅构成，其寄生电容最小且厚度精确，且长宽等都可以得到很好的控制。因此在可能的条件下，尽量选择poly 电阻。,各种电阻的典型值,二、电容：电容基本原理,电容: 是一个有能力存储一定量电荷（一定数量的电子）的器件。 电容存储电荷的能力称为容性。 它的测量单位是法拉。 电容是由一个称为电介质的绝缘材料分隔两个导电薄片构成的。电荷存储在电介质上。 电容的值的决定因素： 绝缘体的厚度、 绝缘体的质量（用电介质常数来量度）、

7、两个薄片互相覆盖的面积来决定。,阱电容,在场效应管的栅极和衬底之间，存在寄生电容。称之为恶性寄生。但是，如果正好需要电容，这个寄生是需要的。,金属电容,扩散电容缺点： 传递噪声：扩散电容在PN 结上会有一个寄生电容。任何输入到扩散电容底部平行板上的信号将会自动耦合到衬底上。在电路设计中有些情况，需要一个电容器阻断直流信号，但是允许交流信号传输到下个电路块。 金属电容 大多数信号电容会由金属制成。这可以消除PN 结，可以消除寄生二极管带来的电容。电容依赖性也将得到消除。,金属电容,为了保证上部平行板和下部平行板没有短接，几乎所有的IC 工艺都有一个非常厚的金属介质层。 由于增加了厚度，等式中的电

8、容常数将会有点不同。除此之外，金属电容和扩散电容的公式完全一样，尽管有非常厚的电介质。因为金属之间通常保持的非常远，为了得到和扩散电容一样的电容值，金属电容面积必须非常大。 金属-金属电容比扩散电容占用更大的面积。 多层金属：多层金属可以制作所谓的层叠电容。多层金属像一叠饼一样在彼此的上面层叠起来，每两层之间都有电容，直到最上层。一片金属被连成手指形与另一片金属的手指交叉。事实上，交叉金属可以在单位芯片面积上得到更大的电容。,POLY 电容,POLY 电容是最佳的选择: 它不仅具有寄生效应小 与偏置电压无关 低的温度系数 单位面积的电容值很高。 在制作固定面积金属电容中，交叉金属来得到更大电容

9、的方法同样可以用在POLY 电容中，我们形象的称之为“三明治电容”,几种集成电容的比较,电阻电容画法实例: 电阻画法实例,现在以1.5K 和250的Poly 电阻为例，介绍一下电阻的画法。 首先查到Poly 的方块电阻值为25/ 先做一个电阻单元，Poly 宽为2u,长为40u,两端通过引线孔用金属引出。此电阻阻值为500。,电阻画法实例,要得到1.5K 的电阻，只需要把3 个单元电阻串联起来，就得到所需阻值的电阻，如图1-19所示。,电阻画法实例,把两个500的电阻单元并联起来，就得到了所需的250的电阻，如图1-20 所示,电容画法实例,以1pF poly 电容为例: 先画底层Poly1，

10、做电容的下级板，如图1-21 所示; 然后在Poly1上覆盖一层Poly2，做电容的上极板，如图1-22 所示。,接着在Poly1 和Poly2 上加上金属通孔，如图1-23，1-24 所示。 最后，在整个电容版图上加上一层CAP 层，做为标识层用，整个电容的版图如图1-25 所示。,Lab3-2 CMOS 有源器件结构与版图,知识单元： 1、特殊MOS 结构与版图画法 2、三级管结构与版图画法,特殊MOS 结构与版图画法,Bend-gate-MOS,LONG LENGTH MOS,特点：倒比管，LW，常用来做电阻，如图2-3 所示,CLOSED GATE TRANSISTOR,特点： 可以提

11、高开关速度及频率响应，漏端寄生电容小，如图所示。,三级管结构与版图画法,1三极管原理 三极管可分类：NPN 和PNP。 由两个PN结构成,PN结基础 在PN 结两端加正偏压，就会产生由P 向N 的电流，PN 结导通，考虑载流子的话，就是电子由N 向P，空穴由P 向N。 如果在PN 结加反偏压，就会在PN 结产生一个势垒，没有电流流过，也就是PN 结截止。,2、垂直NPN,垂直NPN 管 和相同水平工艺相比较，基极面积很小，从而就会有比较高的速度。 NPN 的P 区这是在工艺中控制的，因此要更方便容易一些。 横向NPN 管 NPN 做成横向的结构，由于P 区必须要通过引线孔才能把信号接出来，由于

12、设计规则的限制，P 区面积不可能做到最小，这就完全毁掉了他的优点。因此，对于NPN 来说一定是垂直器件。,横向PNP 管,PNP 和NPN 是互补的，其符号如图2-9 所示。 一般来说，PNP 管没有办法做成和NPN 一样的垂直结构，横向PNP 是最为常见的。 它的版图（图2-10）会发现有2 个环。 对于PNP 的基极来说，寄生电阻的影响也比较大，因此有些工艺中采用扩散N 掺杂来取代离子注入的工艺，从而获得较低的电阻。,Lab 3-3 模拟版图寄生效应,知识单元： 1、电容和电阻的公式； 2、寄生电阻； 3、寄生电容。,集成电路是由很多层组成的，比如poly 层，nwell 层，metal1

13、 层，metal2 层等等。当布线的时候，metal2 层可能会从metal1 层上通过，这时metal1 和metal2 就会形成一个寄生电容。 同样的，MOS 是在衬底上制作出来的，也会形成寄生电容。我们甚至可以说，寄生电容无所不在。同样的，由于材料都具有电阻率，因此寄生电阻和寄生电容一样，是必须面对的问题。当电路要求高频、低功耗、低噪声的时候，如何减少寄生电容和寄生电阻将会是设计师面临的挑战。,电容和电阻的公式,两块平行金属板构成的电容相关公式如下：,二、寄生电容,在集成电路板图中，寄生电容无处不在。我们无法消除它的影响。 如果忽略它，将会给电路造成一些麻烦，可能对一般电路没有多少影响，

14、但对于追求高频率，高速度的今天，忽略就意味着将造成损失。 寄生电容一般可分为与衬底有关的寄生电容、层与层间的寄生电容、MOS 器件中的寄生电容。,与衬底有关的寄生电容,CMOS 电路制作在衬底上，因此无法消除这种与衬底有关的寄生电容。这种寄生电容可能带来很大的麻烦。 由于寄生电容的存在，衬底上总是存在杂乱无章的噪声。它们会沿着衬底，传到衬底的每个角落，对需要低噪声的电路产生灾难性的影响。 噪声严重的circuit1，由于寄生电容的存在，将噪声传到了要求低噪声的circuit2，从而影响了circuit2 的工作。为了避免这种情况的发生，可以采用guard ring 的结构。,与衬底有关的寄生电

15、容中最值得注意的是金属连线和衬底间的寄生电容。 减少金属和衬底间寄生电容的影响的措施 一种方法是尽量减小金属连线的长度。如果控制金属连线的长度，金属连线和衬底之间的相交面积就会减少。 另一种方法是取决于工艺，尽可能的采用顶层金属来作为连线。从上面电容公式中可以看出，寄生电容的大小与极板的距离是成反比的。由于顶层的金属和衬底间的氧化层厚度是最大的，因此顶层金属和衬底间的寄生电容是最小的。,层与层间的寄生电容,寄生包括： 层对衬底形成寄生，层与层之间，层与层的侧面之间等等。 在ASIC 设计中，会用到自动布局布线工具，有些金属连线常常直接从某个功能块上通过，如图3-3 所示。这是因为，数字集成电路

16、为了节约芯片面积，减少流片成本，而不得已为之。 在模拟集成电路中： 常常需要把敏感的信号线互相隔离开来，使它们不会互相影响。 所以为了减少寄生对电路的干扰，就需要在作版图时，最好不要到处布线，杂乱无章。 也尽量避免从MOS(或重要电路)上过线，尽量从电路的周围绕道而行，如图3-4 所示。,器件中的寄生电容,图3-5 和图3-6 是NMOS 和NPN 管的寄生电容的示意图。 以NMOS 为例，在栅极和衬底，源漏和衬底，源漏和栅极间都存在寄生电容，同时，栅极上还存在寄生的串联电阻。这些寄生电容和电阻是无法避免的。 唯一可减小的CMOS 寄生器件是减小栅的串联电阻，由此减小栅的RC 常数，改进器件速

17、度。常用的方法是把栅分成多指状，把大的器件分割成小的器件和源漏合并，来改进CMOS 晶体管的寄生影响。,寄生电阻,在布线时，根据电流的大小来选择布线的宽度 假设metal1 1 微米可以承载0.5 毫安电流。如果电路需要载流1 毫安的电流时，就选择布线宽度为2 微米。 IR DROP 假设连结两部分电路的布线长度为1000 微米，按照这样连线，结果出现了问题，这是为什么呢？ 首先假设金属的方块电阻值为 0.05 ohms/，可以得到1000 微米长的金属线的电阻值为R=(1000/2)*0.05=25 ohm 再根据V=IR 公式，可以计算得出 V=IR=1 * 25 =25mV 可以看出 ，

18、在1000 微米的金属连线上，电压出现了偏移。这就是IR 效应。 解决方法： 可以利用电阻并联的特性和增加线宽，减少金属方块电阻数量等方法，来减少寄生电阻的阻值。譬如，上面的例子中，就可以增加线宽至5 微米，来减小寄生电阻的影响。,IR DROP：电源走线,一般而言，受寄生电阻影响最大的是电源走线。 走线策略： 顶层电路中，经常把电源线分成若干条，提供给不同的模块。 可根据分支电流的大小来安排电源线的宽度，电流大的相应的线宽也要大。 若有足够的空间，对于大电流的电源线，可以用较粗的金属线单独走线。 同时在pad 处用三层平行金属上下打通，类似于三层金属线并联，来减小大电流引起的寄生电阻，而且可

19、以节省版图面积。,图3-7 给出了一个复杂的晶体管电阻模型，其中含有金属电阻、接触孔电阻、有源电阻、栅电阻等等，并且描绘了横跨这个晶体管的不同电流通道。 观察图3-7 可以发现，有源区电阻是主要的晶体管寄生电阻，是金属电阻的1000 倍，是金属接触电阻的10 多倍。因此在版图设计中，尽量减少有源区电阻。,Lab3-4 模拟版图匹配效应,知识单元： 1、匹配的重要性； 2、MOS 管的匹配； 3、电阻的匹配； 4、电容的匹配。,匹配的重要性,匹配是版图设计中重要的技巧其中之一。 匹配就意味着对称，包括： 器件对称 布局布线对称等等。 简单来说，对于两个器件，它们周围的环境是一致的，就可以说它们是

20、匹配的，对称的。,图4-1 所示的带隙基准电路就是常见的一种。图中的M1 和M2，M3 和M4 分别组成电流源，要让它们具有很好的对称性，否则会造成电路两边电流不相等，从而影响电路性能。这种情况称之为失配。对于图4-1 的电路，器件的对称性尤为重要。,布线匹配,对于匹配，不仅是在考虑器件之间的对称性，还好考虑诸如布线的长度，走势，布局水平还是垂直等等，方方面面都有考虑对称的必要性。 器件A 与器件B 有两条线相连，其中一条net01 因有其他器件阻碍，所以要绕道，从而增加线的长度。 net01 和net02 有很大的区别，net01 走线长，还附带出线上的寄生电容和寄生电阻等不良因素，因此信号

21、从net01 和从net02 上传输时，就产生的差异。,二、MOS 管的匹配：栅阴影效应,在生产过程中，由于光刻及晶圆加工中许多步骤沿不同轴向加工，这样晶片会在某个方向上存在差异性，这便导致了晶体管的差异。 在源漏的离子注入时，常把注入方向（或者圆片方向）倾斜7 度左右，这样栅极就会阻挡一部分离子，形成阴影区。结果，在源区或者漏区有一条窄条区，它接受的注入较少，从而注入区退火后，使源区和漏区边缘的扩散产生了细微的不同，如图4-3 所示。这就是所谓的栅阴影效应。,如果阴影区出现在源区或者漏区，这个MOS 管不会因为阴影区而导致失配。 而图4-4b 中，两个MOS 的失配比较严重，因为M1 的源区

22、右边是M2 管，而M2 的源区右边是场氧。同样的，M1 和M2 左边的结构也不一样。简单的说，M1 和M2 周围的环境不同导致了它们的失配。 解决方法：我们可以采取类似图4-5 中的dummy MOS 的方法，使M1 和M2 周围的环境相同。,为了减小失配，可以采用共中心的布局方法。这种布局方法将两个MOS 管各分为原来的一半，沿对角线放置且并联连接，如图4-8 所示。它的基本思想就是将器件平均分割，依中心位置进行排列。这种布局方法经常用于运算放大器的差分管的版图中，可以减小差分管的失调电压。 对于更大的宽长比的MOS 差分管，图4-9 给出了一些版图局的方案，可以减少失配的影响。,布线造成的

23、失配,对于中心对称布局，强调的是对称轴两边保持相同的环境。在实际版图中； 金属走线的不恰当，往往也会导致失配的发生。如图4-10 中，M2 管旁边有一根金属走线通过，而M1管旁边没有，这样会降低对称性，增大M1 和M2 之间的失配。解决的方法是在M1 旁边也放置一条无用的金属走线，这样会大大提高对称性同样的； 图4-11 中左边的布局对称性很差，到功能块A 和功能块B 的金属走线长度不同，会导致寄生电阻不同，从而导致失配。而右边的布局采用了中心对称，匹配很好。,电阻的匹配,在晶圆加工时，由于过度刻蚀和掺杂不均，会导致电阻阻值的失配。 对于过度刻蚀，可以用dummy device 的方法来避免，

24、这里值得提出的是，dummy电阻也必须和其余的电阻，在宽度和间距上保持一致，这样才能保证，电阻周围的环境是一样的。 电阻的布局有两种方式，一种是叉指式，如图4-12a 所示。另一种是中心对称式，如图4-12b 所示。由于掺杂不均，导致在X 轴上方块电阻值的不同。因此对于匹配而言，中心对称式是最佳的选择。,电阻计算,电阻的计算，是以1 个方块电阻为多少计算，常见的如poly1 电阻1 个方块电阻为8-11，nwell 电阻1 方块电阻为1K。,最小组件的选择,对于一组电阻值为2K,1K 和500 的电阻，不同的人，就会有不同的画法，如图4-13 所示。之所以会出现上图这几种画法，原因在于所采用的

25、最小组件不同，变化就产生了。 最小组件的选择。 选定最小组件后，再进行中心对称，达到合理的布局。 同时在画电阻时，还要要考虑到节点的问题，因为节点寄生电阻的存在，无疑加大了电阻的阻值。可以采用电阻并联的特性，将节点电阻进行并联，从而减少节点寄生电阻。 因此图4-13 中D 即考虑了对称性，又考虑到节点电阻的问题，是最好的选择。 从考虑节点电阻来看，组件的选择不是最小最好，适用才是最好，主要还是按实际情况而定。,四、电容的匹配,电容的版图设计中匹配的考虑，类似于电阻中的匹配考虑。也要注意到氧化层的不均匀，和过度刻蚀的问题，解决的方法和电阻差不多，见图4-14，图4-15。,多电容值的布局和电阻考虑的方法相同，采用最小组件和共中心布局方法，见图4-16 所示。,模拟版图噪声效应,知识单元 1、衬底噪声； 2、金属线之间的串扰；,噪声在集成电路中一直是一个比较难以解决的问题，特别在高速和敏感电路中，它更需要小心对待。这里所讨论的噪声现象不是由于器件热噪声或者电荷散射所引起的，而是由于衬底寄生电容引起的衬底噪声，或者是时钟信号由于寄生电容耦合导致的串扰噪声，或者是CMOS I/O 上由于电平的变化