数字锁相环频率合成器的设计

本 科 生 毕 业 设 计（论 文）论文题目：数字锁相环频率合成器的设计姓名：学号：09043127班级：090431年级：09级专业：自动化学院：机械与电子工程学院指导教师：完成时间：2013年6月3日作 者 声 明本人以信誉郑重声明：所呈交的学位毕业设计（论文），是本人在指导教师指导下由本人独立撰写完成的，没有剽窃、抄袭、造假等违反道德、学术规范和其他侵权行为。文中引用他人的文献、数据、图件、资料均已明确标注出，不包含他人成果及为获得东华理工大学或其他教育机构的学位或证书而使用过的材料。对本设计（论文）的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本毕业设计（论文）引起的法律结果完全由本人承担。本毕业设计（论文）成果归东华理工大学所有。特此声明。毕业设计（论文）作者（签字）： 签字日期： 年 月 日 本人声明：该学位论文是本人指导学生完成的研究成果，已经审阅过论文的全部内容，并能够保证题目、关键词、摘要部分中英文内容的一致性和准确性。 学位论文指导教师签名： 年 月 日东华理工大学毕业设计(论文) 摘要数字锁相环频率合成器的设计 The hardware circuit design of digital PLL Frequency Synthesizer2013年6月3日摘要锁相环频率合成器作为信号产生的一个重要模块，越来越广泛地应用到雷达、通信和导航等电子系统中，在通信领域中，锁相环频率合成器扮演着越来越重要的角色。鉴于频率合成器在通信领域的重要地位，本文主要采用锁相环原理进行设计了一款频率合成器，主要由晶体振荡器产生固定频率，经过分频器得到基准频率，再通过锁相环路（鉴相器、低通滤波器、压控振荡器组成）进行频率合成，最终通过放大器使不同频率信号的输出幅度稳定在一个范围内,从而使信号不会随着输出频率的变化而减弱。在通过锁相环路处理信号的同时，本文还应用了单片机AT89S51控制电路对PLL的可变分频进行控制，同时实现按键输入与数码显示功能。关键词:锁相环; 晶体振荡器; AT89S51; 频率合成; 压控振荡器; 可控分频器V东华理工大学毕业设计(论文) AbstractABSTRACTThe frequency synthesizer as an important module of the signal generated, has been more and more widely used in Radar, communication and navigation systems . In the field of communication, PLL frequency synthesizer plays an increasingly important role. This article is phase-locked loop design principles of the frequency synthesizer, crystal oscillator to generate a fixed frequency, reference frequency divider-get, then through a PLL (phase detector, low-pass filter of voltage-controlled oscillator) frequency synthesizer output amplitude of different frequency signals, and ultimately through the amplifier stable within a range, the signal is not weakened as the output frequency changes. Application of the microcontroller , AT89S51 not only control the circuit PLL variable frequency ,but also the realization of key input and digital display functionKey words: phase-locked loop; crystal oscillator; AT89S51; frequency synthesizer; voltage-controlled oscillator; controllable divider东华理工大学毕业设计(论文) 目录目 录摘要IVABSTRACTV绪 论11.1 锁相环频率合成器的发展11.2 可行性和必要性12. 频率合成器的工作原理及方案选择12.1 频率合成器的工作原理12.2 方案的比较12.3 所选方案的工作原理12.3.1 锁相环的工作原理12.3.2 锁相环的性能指标22.3.3 频率合成器主要指标33. 各单元电路的设计43.1 信号源产生电路设计43.2 分频器电路设计43.3 可变分频器的电路设计53.4 锁相环电路设计83.4.1 鉴相器的电路设计83.4.2 环路滤波器的设计103.4.3 压控振荡器的设计103.4.4 信号放大电路123.5 单片机控制部分133.5.1 单片机控制原理133.5.2 键盘输入数码显位示部分133.5.3 软件控制部分154. 硬件电路模块仿真174.1 前置分频器的信号输出与调节174.2 单片机控制的可变分频器的信号调节与输出17结论18致 谢19参考文献20附录一 频率合成器电路图21东华理工大学毕业设计(论文) 绪论绪 论近些年来，伴随着单片之锁相式的频率合成器等芯片的开发，直接数字式和锁相式，及直接两者的结合体所构成的频率合成器，凭借其良好的性能已经成为非常典型以及用处较为广泛的频率合成器。1.1 锁相环频率合成器的发展从1932年DeBellescize提出同步检波理论开始，关于锁相环的描述首次得到了公开发表，同步检波理论也被同时得了出来。1940年，锁相环第一次被用在电视接受机水平扫描的同步装置中，它有抑制外界噪声对同步信号的干扰的优点，改善了电视图像的同步性。从60年代开始，人们就开始将锁相环数字化，60年代中期，带有可变分频的数字锁相式频率合成器出现，集成锁相环因体积小，性能独特，使用方便而广泛应用于无线电领域。随着大规模集成电路的发展，新的全数字化的频率合成技术受到了关注。目前为止锁相环的主要应用还是在通信机中，主要作为接收机的本振源和发射机的激励源;抗干扰雷达，要求脉间跳频0.lms的量级，脉内的跳频在O.IIS的量级，指标一般频率合成器很难达到，需要为雷达设计跳频敏捷的频率合成器；在广播与电视中，从前激励信号多采用单一频率的晶体振荡器，但现在己经越来越多地采用频率合成技术。用频率合成器也可以完成某些测量工作：1、当做简单的频率计2、干扰信号的频率比较3、频率合成器扩展计数范围 4、频偏的模拟记录5、相位测量 6、频率分析 7、测速以及作为扫频信号发生器用作频率分析等。1.2 可行性和必要性锁相式频率合成技术已经逐步应用到电子方面的各个领域，得到了广泛的发展。由于频综在环路带宽以外的相位噪声主要由压控振荡器(VCO)来决定，所以设计一个相噪指标很好的VCO也是实现低相噪频综的一个必不可少的重要环节，同时还需要综合考虑环路滤波器的设计,VCO的相噪特性,信号随着输出频率的增大而减弱等问题，本文针对这些进行分析和设计。本次设计主要是在对数字锁相环分析和研究的基础上，采用这种数字锁相环的基本原理，用单片机来控制输入与输出显示而设计出的新型全数字锁相环频率合成器。本设计主要目的：采用数字锁相频率合成器，使输出信号相位和晶体振荡器相位相当，能输出一定频率范围内的信号。设计要求：1、产生信号相位与信号源相同；2、输出信号频率范围为50MHz-170MHz；3、频率分辨力为：1MHz；4、输出电压:Vpp2v;5、频率稳定度e-526东华理工大学毕业设计(论文) 方案选择与频率合成器工作原理2. 频率合成器的工作原理及方案选择2.1 频率合成器的工作原理频率合成器为利用了一个或者多个标准信号，并通过各种各样的技术途径产生大量的离散频率型号的设备，而作为频率合成器主要成分之一的锁相环则通过产生出一系列与参考信号具有相同的精度与稳定度的离散信号，为频率之转换提供了基准的震荡信号。2.2 方案的比较目前关于锁相频率合成器的研究方案比较多，主要有以下几种：1、 CPU控制的数字锁相环的FPGA实现 图1 系统的FPGA实现总框图上图中虚线部分为CPU模块，RDR为8位读数据寄存器，EAR为10位地址寄存器，RCR为4位的参考分频寄存器，PAR、PBR分别为计数器A、B, PSR为前置分频器，DMC为双模控制器。该方案的原理是：锁相环对基准频率进行精确的锁定，环内串连接可编程的分频器，用编程改变分频比，环路输出稳定基准频率，程序和系统控制由CPU完成，反馈控制电压从VCO频率输入获得。该方法主要用CPU模块完成了对整个系统的控制,CPU通过读取ROM和相应的寄存器数值来完成系统的控制；EEPROM为外接ROM，保存系统的设置跟预置频点数据；可编程分频模块和双模前置分频模块共同组成环路内串接的可改变分频比的分频器，pdhout和pdlout是鉴频和鉴相输出的误差信号，误差信号通过环路滤波产生误差电压控制压控振荡器，压控振荡器的输出至反馈系统，直到环路达到锁定状态，此时的输出即为所要求的频率。此控制方式使用Verilog HDL语言,在MAX+puls上编译，对软件操作的要求比较高，所有的控制主要依靠程序和算法来实现，虽然稳定性比较好，但是操作起来比较困东华理工大学毕业设计(论文) 方案选择与频率合成器工作原理难，尤其是在算法的设计过程中。2、 锁相环的数字频率合成器信号源压控振荡器分频器鉴相器环路滤波器可变分频器 单片机89S51数码显示输出键盘输入图1-1 锁相环数字频率合成器系统原理框图 工作原理：信号源采用晶振与逻辑门电路组合成的晶体门电路，再通过分频器对信号源进行分频处理后产生参考信号，参考信号与由单片机按键输入的频率的经过可变分频器处理的需要输出信号，经过鉴相器的鉴相，若没有相位差则，经过环路滤波与压控振荡之器之后，通过三极管放大，便可以输出所需频率的信号，若有相位差，经过环路滤波之后，由相位差引起的误差电压，将控制压控振荡器，使反馈信号的频率产生变化，可变分频器再对该反馈信号分频，使其相位同时发生变化，继续与参考信号进入鉴相器做相位比较，重复滤波、压控环节，直到输出与参考信号无相位差，频率与单片机输入信号相同的输出信号，单片机在该电路中主要起按键输入，数码显示输出频率的值，以及为MC145152送入初值的作用。运用此方法所设计的频率合成器侧重于硬件电路系统，具有电路设计简单，便于制作，可行性高，便于显示等一系列特征，故本设计采用此方案。2.3 所选方案的工作原理2.3.1 锁相环的工作原理由2.2小节知，在方案选择上本文使用了数字锁相环的方法来制作频率合成器。本频率合成器制作的核心便是锁相环技术，接下来对锁相环技术做主要的讲解。锁相环技术（Phase Locked Loop Technology）是模拟及数模混合电路中基本并且非常重要的一个模块;锁相环可以实现相位自动控制; 锁相环能够跟踪输出信号相位与频率，并能输出被锁定相位、低抖动的其他频率信号。锁相环电路也是一种反馈控制电路。它的特点是：利用外部输入的参考信号来控制环路内部振荡信号的频率与相位。一般说来锁相环可以分为模拟锁相环（即线性锁相环APLL）和数字锁相环（DPLL）所谓APLL是指模拟功能块的组成、输入和输出全是模拟信号的锁相环。锁相工作原理为：晶振电路与数字门电路与与非门合作产生出一个较高精度，高稳度的输入信号F0，经过分频电路R分频，成为鉴相器（PD）一端的输入项参考频率Fr，压控振荡器（VCO）的输出项频率预置分频器并进行M分频之后输入到PD的另一端。这两种信号再进行相位的比较，当两者有相位差时，PD会向后续电路发送一个误差电压。LPF再滤除误差电压的高频和噪声信号，并输送一个控制电压到VCO，使F1发生改变，从而使PD的输入相位差逐渐消失，使锁相环路最终锁定。此时有： F0/R=F1/M （1-1）由上式（1-1）可知：F1随M的变化而改变，从而实现频率输出可调的目的 锁相频率合成器的原理框图如下图所示：环路滤波器LFP压控振荡器VCO鉴相器PD 输入 输出 图1-2 锁相环频率合成器的原理框图当鉴相器做相位比较时，它的输出电压和两个输入信号间的相位之差与频率之差为线性关系，相位差信号转换成ud（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。当控制电压Uc=0时，对应的Fc称为VCO的固有频率2.3.2 锁相环的性能指标前面部分主要阐述了对锁相环的硬件电路部分的设计，接下来主要分析锁相环路的各种性能指标，例如锁定、跟踪、捕获和失锁等。1. 锁定状态 即相位差趋近于某个固定的字，频率的调节变化为零时的一种工作状 态，同时该状态会一直保持下去，可以用公式： 表示，当环路工作达到这种状态时便可认为锁相环路进入锁定状态。2. 跟踪过程 跟踪即相位与输入参考频率在一定范围内，以一定速率发生变化时，并且以相同的规律跟随变化时，便可以称这一过程为环路的跟踪过程。该过程是在锁定的前提下进行的，3. 失锁状态 该状态即瞬时频差r-v不为零的状态若环路原本是失锁的，但环路能够通过自身调节由失锁状态进入锁定的状态过程称为捕捉过程。由于锁定状态象征着环路的稳定，是具有标志性的状态，本文由芯片MC145152的LD管脚特别设计了指示灯，当环路到达锁定状态时，MC145152的LD管脚输出高电平信号，此时三极管导通，LED灯亮。2.3.3 频率合成器主要指标 频率合成器主要具有以下几项指标：频率间隔、频率范围、频率稳定度、准确度、频率纯度（杂散输出和相位噪声）和频率转换时间等。 （1）频率范围 是指频率合成器的工作频率范围。以用途而定，有短波、超短波和微波等频段。通常包括其输出信号的中心频率fo和带宽B。 （2）频率间隔 频率合成器的输出频谱为不连续的。频率间隔就是两个相邻频率之间的最小间隔。频率间隔也可称为分辨力。不同用途的频率合成器对频率分辨力的要求也有不同。有的可以达到 MHz 的分辨力，有的可达到kHz 级的分辨力，有的则需要达到Hz 甚至是 MHz 级的分辨力。 （3）频率稳定度 在一定的时间间隔内，合成器输出频率变化的大小称为频率稳定度。合成器信号源输出频谱偏离纯正弦波谱的量度称为频谱纯度。杂散和相位噪声是影响频谱纯度的主要因素，在下面讨论频率稳定度与频谱纯度时则主要考虑这两个指标。东华理工大学毕业设计(论文) 各单元电路的设计3. 各单元电路的设计本文所设计的频率合成器主要包括四个部分：第一部分是信号源产生电路设计，第二部分为锁相环频率合成电路，第三部分是单片机控制的可调M分频器电路，第四部分则是增益放大电路。其中锁相环电路与单片机控制的可调M分频器电路的设计是本文最主要的部分，它的好坏直接决定了整个电路的稳定性以及能否得到其它电路所需的信号，按照信号的传输顺序，接下来依次介绍各单元的电路连接部分。3.1 信号源产生电路设计本设计中的信号源的产生采用套环式振荡器电路，主要是有晶体振荡与与非门组成的，如图21所示：图2-1 套环式振荡器电路 本设计之所以采用该电路作为信号源产生电路主要是因为该电路比较容易产生振荡信号，前三级与非门电路组成无稳态振荡器，最后一个门电路用作缓冲输出，而R8,C7,U2,R16,C8与Y1组成的内环可提供一个与晶体谐振频率临近的振荡频率，呈现电容特性。该电路电容、电阻、以及晶振参数的选择主要有以下要求：R8、C7、R16、C8的选择要求为该由R、C组成的振荡电路不接晶体时产生的振荡频率晶体本身频率的70%-90%，使用该电路晶体频率的选择范围为1MHZ-20MHZ。本设计采用的晶振为4MHz，R、C值的选择参照参考资料【16】中的值为准，分别取R8=R16=510，C7=C8=47pf。则本文的信号源频率F0=4MHz.频率产生后接下来要经过可变分频。3.2 分频器电路设计 因为锁相环鉴相器的鉴相频率的取值范围为0.01 -0.24MHz，所以当晶振产生一个稳定的4.0MHZ的信号源之后，需要加一个分频器，来使进入锁相环节的信号的频率在取值范围之内，从而保证鉴相器可以识别该输入信号的频率。 本文的前置分频器的功能主要有芯片MB501L来实现，前置分频器分频比的选择控制端对应输入模式如下表 2-2 前置分频器分频比对应模式控制端MB501/MB501L SW MC Divide Ratio H H 1/64 H L 1/65 L H 1/ 128 L L 1/129 本文的前置分频电路如下图2-3所示。图2-3前置分频电路表2-2 表明了SW、MC两管脚所接电瓶的高低直接决定了前置分频器MB501L的分频比，图2-3为本文MB501L的连接方式，从图中可知本文将SW、MC管脚同时接到+5V处，则前置分频器的分频比在本文中被固定为64，即R=64，经过前置分频器分频后的信号源的频率Fr=F0/R=0.0625MHZ，该频率在鉴相器的鉴相频率范围之内。3.3 可变分频器的电路设计本文分频器采用的是芯片MC145152,其内部图如图2-4所示。图2-4 MC145152内部组成方框图MC145152为本文的主要芯片，该芯片在本文中实现了可变分频的功能，从图2-4可知该功能主要由该芯片内部的10位可编程的10bitN计数器、6位可编程的6bitA计数器，以及128ROM参考译码器来实现，参考译码器控制12bitR计数器为该芯片设定基本的工作周期，10位的可编程技术器的值与该工作周期之间是相乘的关系，6位可编程计数器与10为可编程计数器之间为加减的关系，所以该可变分频器的分频比M=PN+A, N为10位计数器,变化范围是140 281, A为63位计数器,变化范围是063，M的变化范围是900018000参考分频比的值与参考译码器的接通方式有关，参考译码器对应的引脚分别为管脚4、5、6(RA0、RA1、RA2)，这三个管脚主要用于选择参考分频器的分频比的值，由于是三个管脚故共有8种选择方式，参考的地址码跟分频比的关系见表2-5所列表2-5 MC145152相对应的参考分频比 参考地址码参考分频比RA0RA1RA2800064100128010256110512001102410111600112048111本文中RA0、RA1、RA2分别取1、0、1,从表2-5可知分频器参考分频比P为1024。单片机通过P1、P3口对频率合成器的可变分频器进行控制，即与芯片MC145152的“A计数器”、“N计数器”进行控制。具体的电路图如图2-7 图2-7图中P1口与MC145152的A0-A1口相连，主要用于传输A的控制数，P3口以及P1的P1.0、P1.1口与MC145152的除10计数器相连，主要用于传输N的控制数，单片机与MC145152之间的控制作用主要是通过这两个端口的作用来实现的，本文中该可变分频器的第一组N、A的数值由单片机通过特定的算法送到该芯片的相应计数器中,之后便停止数据的交换,由芯片MC145152来调整N与A的值。MC145152引脚功能如下表3-3.3管脚号管脚名称管脚功能及连接方式1VCO输入信号端，将输入信号交流耦合到本引脚，其输入信号频率应小于30MHZ2VSS电源端3VDD接地端4-6RA0、RA1、RA2参考地址码输入端，用于选择参考分频器的分频比7、8、鉴相器双输出端,用于输出环路误差信号9MC模式控制器，输出的模式控制信号加到双模分频器即可实现模式变换11-20N9N010bitN计数器的分频端10、21-25A5A06bit A计数器的分频端26-27OSCIN、OSCOUT参考振荡端，在OSCIN到地和OSCOU T到地之间一般应接上频率置定电容(一般为15pF左右)。OSCIN也可作为外部参考信号的输入端28LD锁定检测端，用于锁定输出信号3.4 锁相环电路设计3.4.1 鉴相器的电路设计在锁相环电路中，鉴相器的两个输入电压分别为标准参考信号源产生的环路输入电压Vi(t)与反馈网络采集的比较信号源电压Vo(t) 鉴相器连接电路模型如上图（a）和（b）所示鉴相器作用是比较两个输入电压的相位差，产生相应输出电压，若设为VCO未加控制电压时的固有振荡角频率，用来作为环路的参考角频率，则的角频率和VCO的实际振荡角频率可分别表示如下：(3-1) （3-2）即 式3-2中，为起始相角，一般取=/2,即 鉴相器输出的平均电压vd(t) = Ad sinje(t) ，其中Ad为鉴相器最大输出电压，je(t)为和之间的瞬时相位差，即 je(t) = ji(t) - jo(t)鉴相器的双输出端即环路误差信号输出引脚、，该输出端具体控制情况如下表2-6:表2-6 v、r输出状态对照表状态fvfr /fv的相位超前fr01fvfr/fv的相位滞后fr10fv =fr并fv与fr 同相1-01-0其波形如下图所示： 和的波形图鉴相器的电路连接如下图2-8所示：图2-8 鉴相器的连接电路MC145152不仅实现了控制可变分频器分频的功能，也实现了鉴相器的功能，由图2-4 MC145152内部组成方框图就可以了解该芯片的功能，该芯片内部首先有参考频率输入端（27管脚），本文中的参考信号便由该管脚输入，参考震荡输出（26管脚）一般也可以与26管脚外接晶振为该芯片提供振荡频率，使芯片正常工作，但本文不选用此方案，27管脚接参考信号输入端，26管脚则通过电容与地相连，参考信号通过27脚进入，经过该芯片内部的12R计数器后与经过10N计数器的信号进行相位比较之，有相位差的话就会输出一个误差控制电压，该部分即为本文鉴相器功能的实现。3.4.2 环路滤波器的设计经过鉴相器连接电路的相位比较之后，输出信号中有许多的高频不稳定信号，为了后续电路的稳定控制，需要用一个低通滤波器来滤除高频信号，本文使用的环路滤波器（LF）是一个有源的线性低通滤波器，专门用来滤除误差电压ud(t)中的高频分量和噪声，同时它也决定了环路参数的调整。因为芯片LM324内部包括有四个独立、高增益、内部频率补偿的运算放大器，并且适合于电源电压范围很宽的单电源使用，所以本文的运算放大器选用芯片LM324。环路滤波器的电路连接方式如下图2-10所示：图2-10 环路滤波电路的连接方式它具有比例作用和低通特性，该低通滤波器的截止频率为本文频率范围的最大值Fh=170MHz,品质因数Q=0.707,Avv=1+R10/R9,取c=0.1nf,R11=R4=10,R10=100,R9=200Fh=1/2RC,AVV=1.5V.3.4.3 压控振荡器的设计在低通滤波器滤除高频信号与噪声信号之后，就需要把误差电压信号转化为频率信号作为输出信号或者反馈控制输入信号。压控振荡器即通过低通滤波器输出的误差电压来控制振荡器的频率改变，因而把电压的变化转换成了频率的变化。把这一变化的频率经过可调M分频器分频，从而使反馈信号的相位经过分频作品用后发生改变，再通过鉴相器和输入信号的相位进行比较后, 送入低通滤波器, 这样反馈循环，最后达到锁相的目的。该过程的计算可用以下线性方程近似表示：wo - wr = Av0(t) A压控灵敏度，即压控振荡器的比例系数，相当于v0(t) = 0处的斜率， 单位 为 rad/sV 根据 可得wo - wr = Avc(t) 或用微分算子 p = d/dt 表示 由于本文的频率设定范围为50MHz-170MHz,所以选择了一款压控输出频率范围与本设计的频率输出范围相一致的压控振荡芯片MC1648，该芯片的内部结构图以及输入电压与输出信号的频率的对应关系如下图2-11所示：图2-11MC1648 输入电压与输出信号频率的对应关系连接电路如下图2-12所示：图2-12 压控振荡器的连接电路为了改变压控振荡器的互调特性和控制特性曲线，提高有载Q值，降低压控振荡器开环相位噪声，需要在压控振荡芯片MC1648端口反接两只特性相同的二极管IT33，MC1648。控制电压范围约为2 17 V, 变容二极管的电容变化范围为30 120 pF。计算回路电感:（3-7）3.4.4 信号放大电路前文所述信号产生的电路虽然能够产生稳定和宽频带信号,不过输出信号的幅值却会随着频率的增大而衰减,因此,在信号的后置电路中应该运用放大电路对此作适当的处理, 以便减小这种随着频率变化而导致信号强度不断衰减对整个系统造成的影响。 本文采用一个三级管放大电路，此三极管是NPN型，由于是以发射级作为信号的输入和输出公共端的电路，所以是共发射级电路，本设计的具体放大电路如下图2-13所示：图2-13三极管放大电路3.5 单片机控制部分3.5.1 单片机控制原理 本文采用AT89S51单片机，最小系统由主控器AT89S51、时钟电路和复位电路三部分组成。 3.5.2 键盘输入数码显位示部分本设计的键盘输入部分由芯片CD4017与10个独立按键组成，独立式键盘有效按键，通过按键来设置可调信号的频率的初始值，其具体连接电路如下：本设计中需要9个功能键，其中3个模式键，6个调节键，为节省I/O口，采用CD40147 10-4线优先编码器来对控制按键进行编码，此方案仅需使用4个I/O口，节省了单片机硬件资源，也满足了所需端口的要求，同时可以预留一个控制按键，以方便以后对设计进行升级或者改进，本模块使用P2.0,P2.1 ,P2.2,P2.3 4个单片机I/O口，通过单片机按键扫描程序对P2.0-P2.3电平进行扫描，对应的电平进入相应的按键子程序。开关按键对应状态表I/O口对应按键功能P2.3P2.2P2.1P2.00000SW1无0001SW2个位-0011SW3个位+0100SW4十位-0101SW5十位+0110SW6百位-0111SW7百位+1000SW8锁定1001SW9置位1010SW10清零数码管显示模块图2-14图2-14由于单片机I/O口驱动能力有限，本设计使用数码管驱动芯片驱动数码管，P0.0-P0.7由于数码管显示，本设计需要三个数码管显示，为节约单片机硬件资源，数码管显示采用动态显示，将三个数码管的对应段码并联在一起，接与数码管驱动芯片，数码管公共端接与单片机I/O口P2.4,P2.5和P2.6口，用于选通数码管。用定时/计数器0进行定时，每隔2ms扫描一次数码管。定时计数器0工作在定时模式，方式13.5.3 软件控制部分系统通过按键式键盘对系统进行频率控制。系统主要以AT89S51单片机为核心来进行数据处理和逻辑控制。单片机接收键盘发出的控制信息, 经过处理后转换为系统逻辑控制字, 单片机以控制字对锁相环路分频比实施控制,系统就能根据控制字输出。单片机流程图如下图所示：清零置位锁存数码显示000按键输入查键结束P1，P3输出N、A初始化开始YNYNYN 图2-15 单片机程序流程图本文中单片机控制部分的程序流程图正如上图2-15所示，该图中主要描述单片机电路在本设计中的主要工作流程，正如图中所描述的，单片机首先查按键的工作模式，当按键处于输入状态时，通过检查P2口的电平，跳转到P0口控制子程序中，P0口通过查表的方式经过数码管驱动芯片的驱动作用来进行数码显示，与此同时，单片将P0口显示的数据送到内部运算器中，执行算法：N=16*Fi/1024 , A=16*Fi%1024其中Fi为按键输入的频率，也即需要的输出频率，该算法的主要计算方法如下：由 知f0=4.0MHZ,R=64,M的数值从表2-5，与图2-7的连接方式可知M=1024，因此得出单片机内部运算器的执行算法。 东华理工大学毕业设计(论文) 硬件电路模块仿真4. 硬件电路模块仿真4.1 前置分频器的信号输出与调节前置分频器的理论输出如上图所示：由上图可知，输入的信号源频率与输出的对应关系为输出频率为输入频率的1/64,由图2-2，以及图2-3 本文中电路的连接方式可知，本文前置电路设置的参考分频比与上图结果相吻合，所以芯片MB501L组成的前置分频系统与设计的相吻合，该模块在本文中的功能可以正常实现。4.2 单片机控制的可变分频器的信号调节与输出图一上图为单片机与MC145152芯片组成的可变分频模块的模拟仿真图，如上图所示，先在芯片MC145152的输入端加上一个2.9V的脉冲信号，用作输入信号，将MC145152的R0-2端接地，此时P=8，控制单片机的输入端，使其P1口送出4，P3口送出1，此时的分频比M=8*1+4=12，由上图结果可看出，输入信号经过可变频环节后，频率变为了之前的1/12，与预计结果相吻合，对于单片机控制的可变分频环节的验证显示，单片机对芯片MC145152的控制是稳定可行的。东华理工大学毕业设计(论文) 结论结论本设计利用了石英晶体与4个逻辑门电路产生信号源，通过MB501L,对信号源进行分频，得出参考信号，并将参考信号加到鉴相器输入端，与通过单片机控制可变分频器M输入的信号做相位比较，比较的结果通过锁相环路处理，没有相位差的话，则输出固定的控制电压，系统达到锁定状态，电路设置的LED指示灯点亮，当系统未达到锁定状态时，则通过锁相环路与可调分频器MC145152之间的反馈作用，系统自动调节信号，直到达到锁定状态，输出的锁相环的信号频率即为单片机的设定值，为了避免在分频滤波等环节削减型号的幅度，本文在锁相环输出的信号之后又加了一个选择性的放大器环节，锁相环路的可变分频器利用单片机89C51的控制系统对频率进行选择控制。利用锁相环频率合成原理较好地完成了这一控制，设计数字频率合成器，其具有工作频率范围宽，稳定度好，精度高的特点。但是由于经验，环境等条件所限，还是存在一些不足。通过本次的学习与探索，主要在知识上有以下收获：（1） 了解了锁相环频率合成器在现代工业中的基础运用，以及一些制作锁相环频率合成器，完成基础功能的方法。（2） 对芯片MC145152的内部结构及工作模式有了初步的了解。（3） 对单片机系统按键的设计以及数码显示部分有了部分的了解。（4） 锁相环频率合成技术从原理上已经相当成熟，数字化，集成化，低噪声是现在锁相环的发展方向，随着不断的进步，以及器件性能的优化，本文频率合成器设计方案的指标性能必将有很大改进 。东华理工大学毕业设计(论文) 致谢致 谢本设计的研究和完成，是在导师葛远香的悉心指导下进行的，在此衷心的感谢导师对我的支持和帮助。葛老师渊博的知识、丰富的经验、严谨的作风以及对学问的精益求精、一丝不苟的精神和对学术的严格要求，给我留下了深刻的印象，使我终生学习的楷模。老师每一次热情的鼓励，使我能顾克服困难，变压力为动力，字里行间无不倾注着导师大量的心血。本设计能顺利完成，也在于代课老师的热情帮助，在此一并致谢。最后，衷心的感谢老师和班级同学对我学习的大力支持，使我圆满的完成了自己学业。东华理工大学毕业设计(论文) 参考文献参考文献1 张红武, 李菲. 一种基于锁相环的数字频率合成器的设计J.计量与测试技术, 2006, 33( 6) : 36 - 37, 39.2 Syllaios I L, Staszew ski R B, Balsara