自动打铃系统的eda设计和仿真

普通本科毕业设计题 目： 自动打铃系统的EDA设计和仿真学 院 软件与通信工程 学生姓名 学 号 专 业 电子信息工程 届 别 09级 指导教师 职 称 二一三年 五 月普通本科生毕业论文（设计）诚信承诺书毕业论文（设计）题 目自动打铃系统的EDA设计和仿真 学生姓名 专业电子信息工程学 号 指导老师 职 称 所在学院 诚信承诺本人慎重承诺和声明：我承诺在毕业论文（设计）活动中遵守学校有关规定，恪守学术规范，在本人的毕业论文中未剽窃、抄袭他人的学术观点、思想和成果，未篡改研究数据，如有违规行为发生，我愿承担一切责任，接受学校的处理。学生（签名）： 2013 年 5 月 20 日 江西财经大学普通本科设计1摘 要自动打铃系统可以为学校上下课时间的准确控制提供方便，并且也可以在办公室、工厂等一些场合起到提醒人们时间的作用，因此打铃器的设计有一定的实际意义。本次设计模拟学校的打铃系统，是在Quartus II软件平台上使用硬件描述语言（HDL）语言进行设计和仿真，系统包括了24小时的计时功能、时分秒数字显示功能、时间设置功能和基本打铃等功能。系统由时钟模块、定时模块、选择模块、闹铃模块、打铃模块、显示模块组成，由按键进行时钟的校准、复位、启用等。本文在介绍电子设计自动化（EDA）技术的基础上，着重阐述了如何使用EDA技术进行系统的开发，以及如何实现学校打铃系统。通过仿真验证，打铃器具有正常计时、定时报警、报警时长设定等功能，可为日常作息提供准确、便捷的提醒。系统运行稳定，设计方法可行。【关键词】 打铃系统 硬件描述语言 电子自动化AbstractThe system of automatically bell provides great convenience for student to control the accurate bell-time in school, and also plays an important role in the work and life in offices, factories,and many other occasions. So it is of great practical significance for us. This design is based on the Software platforms of Quartus using hardware description language (HDL) to carry on the design and simulation. The system includes calculating displaying and setting the right time in hour, minute and second and so on. This system is made of five modules,including the clock module, time decoding module, alarm clock, control module, ringing the bell module,display module, etc. You can press the keys to start or stop the clock and correct or clean the time. Based on describing devices of EDA,this article focuses on the development method and the way to implement a school bell system.Through simulation and practical test, this system has the function of normal timing, alarming, alarming-time setting, which can provide convenient and accurate remind of daily routine.It is proved that the operation of this system is stable, and the design method is possible.【Key words】Alarm Clock System；Hardware Description Language；Electronic Design Automation目 录1 绪论11.1 研究背景与意义11.2 本文的主要研究内容和任务21.2.1 EDA的发展历程21.2.1 EDA技术的优点21.3 器件及工具介绍31.3.1 Quartus设计步骤31.3.2 VHDL语言特点32.1 时钟模块62.1.1 六十进制计数器模块72.1.2 二十四进制计数器模块82.2 定时模块82.3 选择模块92.4 闹钟模块112.5 打铃模块122.5.1 打铃时间设置122.5.2 打铃时长设置142.7 电源模块142.8 本章小结153 设计结果与仿真分析163.1 时钟模块仿真分析163.1.1 六十进制计数器仿真分析163.1.2 二十四进制计数器仿真分析163.1.3 时钟计时器器仿真分析173.2 定时模块的仿真分析173.3 选择模块仿真分析183.4 闹钟模块仿真分析183.5 打铃模块仿真分析193.5.1 打铃时间仿真分析193.5.2 打铃时长仿真分析193.6 本章小结20致谢22参考文献23附录24江西财经大学普通本科毕业设计1 绪论1.1 研究背景与意义二十一世纪的今天，电子技术的发展已经到非常成熟的阶段，并且我们也体会到了电子技术是一个永不衰败的行业，因为电子技术的广泛应用和不断的发展，现在已经遍及到了各个行业及不同领域。如今，时间对人们的重要性不言而喻，在这快节奏的社会生活中，人们经常忘记时间，碰巧遇到重要的事情的时候，这将给我们带来很大的损失。因此我们需要一个时间定时系统可以提醒那些忙碌的人。伴随科技的发展和社会的进步，人们对时钟的要求也越来越高，传统的功能单一的时钟已不能满足人们的需求。多功能数字钟在性能和在样式上都发生了质的变化，学校打铃器就是以时钟为基础的，在平时校园生活中是必不可少的工具。自动打铃器的给人们的生活带来了很大的方便，并且扩展了传统时钟的报时功能。诸如定时启闭电路、定时自动报警以及各种定时电气的自动启用等，诸如此类的这些，都是以时钟的数字化为基础的。所以，对时钟的研究以及其扩展应用，有很现实的意义。电铃广泛应用于学校、机关及其他事业单位，可以实现作息时间的固定时间打铃，提醒人们学习、工作以及休息。教育事业是社会生活中必不可缺的一部分，随着教育体系的完善，定时提醒学生上下课的时间工具也极其重要，不仅是在学校中，在办公室、工厂等其他一些需要时间提醒的场合，打铃器都有着举足轻重的位置，尤其是在这个现代化社会中，精准、方便的多功能打铃器更具有独特的研究意义。从最早的人工打铃器，到现在的自动、智能打铃，打铃器也经历了一系列的变革，人工打铃不仅耗费时间和精力，其准确性也不能得到保证，还容易造成人为的误时误报。当代社会飞速发展的重要标志之一就是信息产品的广泛使用，而且产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。其中支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。随着现代技术发展，出现了各种各样的打铃器，有的带有音乐播放功能，可编入作息时间程序，无线音乐打铃器无需施工布线，降低了安装成本，还可以根据使用需要随时移动音乐电铃的位置，无线遥控的距离可达400米，十分简洁、便捷。如今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子产品在设计上的显着区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低，同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期1。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。1.2 本文的主要研究内容和任务 随着社会的进步发展以及科技水平的日益提高，许多高新的技术都应用于电子产品的设计中。比如，本设计中的自动打铃器就应用了EDA术，不仅能够非常直观地显示时、分、秒等信息，而且还能准确的设定响铃时间，为人们的使用带来了很大的便利。本课题是基于EDA的自动打铃器的设计，下面简要介绍现场电子设计自动化（EDA）的发展历程及其优点。1.2.1 EDA的发展历程在电子设计自动化（EDA）的出现之前，电子设计人员必须手工的完成集成电路设计、布线等工作，这主要是因为当时所谓的集成电路复杂程度远不及现在。后来，工业界开始使用了几何学的方法来制造用于电路光绘的胶带。到70年代中期，开发人员开始尝试将整个设计过程自动化，而不是仅仅满足于自动完成掩膜草图。继而，第一个电路布线、布局的工具研发成功。设计自动化会议也在这一时期被创立，为了促进电子设计自动化发展。2现在对EDA的概念和范畴用得很宽。包括在机械、通信、电子、航空航天、矿产、化工、医学、军事、生物等各个领域，都有EDA的应用。现在EDA技术已经在各大公司，企、事业单位和科研教学部门中广泛使用。例如，在飞机制造的过程中，从设计、性能测试和特性分析到飞行模拟，都可能涉及到EDA技术。本文所用的EDA技术，主要针对电子电路设计、Quartus设计与仿真。31.2.1 EDA技术的优点简单来说，EDA技术就是依靠功能强大电子计算机，在EDA的工具软件平台上，对硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑的编辑、化简、分割、综合、优化以及仿真，直到下载到可编程逻辑器件CPLD/FPGA或者专用集成电路ASIC芯片中，实现既定的电子电路设计功能。EDA技术使得电子电路的设计者工作仅限于利用硬件描述语言以及EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计的效率，缩短了设计周期，节省了设计成本。41.3 器件及工具介绍1.3.1 Quartus设计步骤Quartus II 是Altera公司综合性PLD开发软件，支持原理图、VHDL、Verilog HDL以及AHDL等多种设计输入形式。内嵌自有的综合器和仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。5他的设计流程包括设计输入、编译、仿真和定时分析、编程及验证。而设计输入又包括原理图输入、HDL文本输入、EDIF网表输入和波形输入等几种方式。编译时要根据设计要求来设定编译方式以及编译策略，然后根据设定参数和策略来对设计项目进行网表提取、逻辑综合和器件适配，供分析、仿真以及编程使用。设计完成后需进行仿真，可以测试设计的逻辑功能以及延时特性。最后，可以用得到的编程文件来通过编程电缆配置PLD，进行在线测试。在设计过程中，如果出现了错误，则需重新回到设计的输入阶段，改正错误或者调整电路后进行重新测试。61.3.2 VHDL语言特点硬件描述语言HDL（Hardware Description Language）诞生于1962年。和SDL（Software Description Language）相似，经历了从机器语言、汇编语言到高级语言（HDL）的过程7。HDL是用形式化方法去描述数字电路和设计数字逻辑系统的语言。主要用于描述离散电子系统的结构和行为。HDL和其原理图是两种最常用的数字硬件电路描述方法，其中HDL 设计法具有更好的可移植性、通用性和模块划分和重用性等特点，在目前的工程设计开发流程主要是基于HDL的。并且在目前工程设计中被广泛使用。所以，我们在使用EDA设计数字电路时，其开发流程是基于HDL的。7VHDL描述的时数字电路系统设计的行为、功能以及输入和输出。它在语法上和现代编程语言C语言相似。应用VHDL来进行系统设计，有功能强大、可移植性、独立性、可操作性、灵活性的特点。VHDL语言既然能够成为标准化的硬件描述语言并且获得广泛的应用，它自身必然有很多其他硬件描述语言所没有的优点。总结起来，VHDL语言主要有以下优点：（1）VHDL语言的功能强大，设计方式多样VHDL语言具有强大语言结构，采用简单明确的VHDL程序就可以描述比较复杂的硬件电路。而且，VHDL具有多层次电路设计描述的功能。它能同时支持异步电路、同步电路以及随机电路的设计来实现的，这也是其他硬件描述语言不能比拟的。VHDL语言的设计方法也灵活多样，既能够支持自底向上的设计方式，也支持自顶向下的设计方法； 既支持层次化设计方法，也支持模块化设计方法。（2）VHDL语言有强大硬件描述能力VHDL语言有多层次电路设计描述的功能，既可以描述门级的电路，也可以描述系统级的电路；描述方式既可以采用寄存器传输描述、结构描述或者行为描述，也可以采用三者混合描述方式。同时，VHDL语言也支持传输延迟和惯性延迟，这样能够准确地建立硬件电路模型。VHDL语言强大描述能力还体现在其具有丰富的数据类型。VHDL语言既支持用户定义数据类型，也支持标准定义的数据类型，这样可以给硬件描述带来很大的自由度。（3） VHDL语言具有很强移植能力VHDL语言有很强移植能力主要体现在：对于同一个硬件电路的VHDL语言描述，它可以从一个工作平台移植到另一个工作平台上、从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者去执行。（4） VHDL 语言的设计描述与器件无关采用VHDL语言描述硬件电路时，设计人员可以先不考虑要进行设计的器件。这样做的好处可以让设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL 语言可以采用多种不同的器件结构来实现。（5）VHDL语言程序易于共享及复用VHDL语言采用基于库的设计方法。在整个设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。82 打铃系统设计基本原理与设计思路本设计内容为基于EDA的自动打铃系统，控制器的底层模块采用的是硬件描述语言设计，顶层模块的设计方法是采用原理图方式；自动打铃器具有计时功能，可以对时、分、秒的正常计时及显示；又具有定时打铃的功能，当设定打铃时间和学校上下课时间点相同时则打铃；并且计时时间、定时时间、打铃时间可以自由设置及调整，数据信息通过LCD显示。自动打铃器总体设计框图如图2-1所示。控制模块时钟模块打铃模块时间显示闹钟显示报警时长显示显示模块闹钟模块图2-1 自动打铃器总体设计框图时钟模块中秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照24进制的规律计数。计数满了后，各计数器清零，重新开始计数。计数器的输出由LCD显示器显示输出。在控制信号中除了有一般的校时信号外，还有时钟清零的信号。打铃时间可以通过VHDL程序中直接更改，报警的时长也可以自定义设置。2.1 时钟模块24小时计时器的原理图如图2-2所示，它是由两片六十进制的计数器和以及一片二十四进制的计数器构成的，六十进制的计数器相当于给输入信号60分频，故当输入信号CLK为1HZ的时钟时，经过60分频后就能产生1分钟的时钟信号，再经过60分频后，就能产生1小时的时钟信号，最后进行24分频，得到一天的脉冲送COUT输出。图2-2 24小时计时器原理图完成基于VHDL的24小时计时器设计时，进行封装产生一个元件符号，如图2-3所示，这样使其模块化，方便后面的设计。CLR为复位信号，CLR=1，正常工作，CLR=0时，电路复位；CLK为时钟信号，上升沿触发。qs03.0、qs12.0，qm03.0、qm12.0，qh03.0、qh11.0分别是秒、分、时的地位和高位输出。图2-3 计数器设计生成的元件符号2.1.1 六十进制计数器模块如图2-4所示为秒计数模块符号图，输入端口CLR是60进制计数模块的复位信号，EN是整个数字中的使能信号，EN1时，正常计数，EN0时，停止计数；CLR为复位信号，CLR=1，正常工作，CLR=0时，电路复位；CLK为时钟信号，上升沿触发；输出端口QSA3.0是60进制计数器的低四位，QSB2.0是高三位，由于高位只有五个状态，故只需三位；COUT端口是进位输出端口，当计数到59时输出高电平，其它时候输出低电平。图2-4 60进制计数器的元件符号2.1.2 二十四进制计数器模块图2-5为24小时进制计数器外部引脚图，从引脚图可以看出与60进制没很大的区别.输入端口CLR是60进制计数模块的复位信号，EN是整个数字中的使能信号，EN1时，正常计数，EN0时，停止计数；CLR为复位信号，CLR=1，正常工作，反之，复位；CLK时钟信号，上升沿触发；输出端口QHA3.0是24进制计数器的低四位，QHB1.0为24进制的高位输出,由于高位只有0、1两个状态，所以只有两位。图2-5 24进制计数器元件外部引脚功能图2.2 定时模块本设计的定时模块设计框图如图2-6所示，该模块能实现时，分的时间设置功能，有三个输入端，分别为：复位，调时或调分选择开关以及时间置加键。通过这三个输入，达到时间的预置以及存储功能。“”键复位时输出分输出定时时间存储电路定时器控制电路调时或调分选择开关图2-6调时模块设计框图图2-7为其元件符号，可以看到三个输入端，复位信号reset，时间置加up_key，以及调时或调分选择开关k1。其中，复位信号reset为低电平时复位，高电平正常工作；时间置加键up_key为上升沿触发；选择开关k1位高电平时为调时，低电平为调分。 图2-7 调时模块元件符号 2.3 选择模块选择模块的作用是k2开关来控制电路的功能，是进行定时设置还是正常时间显示功能。图2-8设置框图所示，当k2为高电平，显示正常时间，当k2为低电平时，选择定时时间输出。QM_ARM6.0QHAI5.0正常计时时间和定时时间输出选择切换电路 k2Q_HAO3.0Q_HBO1.0Q_MAO3.0Q_MBO2.0Q_SAO3.0Q_SBO2.0QSAI6.0QMAI6.0QH_ARM5.0图2-8 输出选择切换模块设计框图在本此设计中具有时间显示功能和时间设置功能，故两者的输出切换程序必不可少，图2-9时输出选择切换模块的元件符号，K2为切换按键输入，用于切换时间输出，当k2为高电平时，选择正常24小时计时器显示时间，当k2位低电平时，选择定时时间输出，实现时间的预置功能。图2-9 输出选择切换模块元件符号具体电路实现如图2-10 所示，将时间计数模块与定时设置模块的输出都并联到选择模块中，通过k2开关进行切换，由于定时模块只对时间的时、分进行设置，故时间的秒直接由时钟模块输出。图2-10 输出选择切换模块电路图2.4 闹钟模块如图2-11所示为闹钟模块设计框图。设计思路为：将闹钟设定的时间和计时模块的时间分别比较，也就是说时高位、时低位，分高位、分低位分别进行比较，如果都相等，即时间时间相等，则输出高电平，输出信号与一个周期信号相与，获得的信号接蜂鸣器，可实现报警，报警时间有周期信号频率决定，最长可达到一分钟。正常计时时间和闹铃时间比较器电路 连接正常计时“时”信号输出连接正常计时“分”信号输出连接闹铃时间“时”信号输出连接闹铃时间“分”信号输出与门两时间相等，输出高电平周期信号图2-11闹钟模块设计框图如图2-10所示，将时钟模块的输出时间QH_A、QH_B,QM_A、QHM_B与闹铃输入的时间HARM_A、HARM_B,MARM_A、MARM_B分别进行比较，当都一致时，输出SPEAK为高电平，是蜂鸣器响。图2-10 闹钟模块元件符号 如图2-12所示，将时钟模块和定时模块的输出端连上述的闹钟模块上就产生了闹钟定时器，时钟输出的时间与定时器设置的时间一致时，闹钟模块输出端speak将产生高电平，从而达到报警效果。图2-12 闹钟模块电路图2.5 打铃模块2.5.1 打铃时间设置 如图2-13所示为打铃模块设计框图。模块包括作息的选择和时间的比较部分，其设计思路为：通过k3进行打铃开关，将时钟的时高位、时低位，分高位、分低位分别和表2.1中的打铃时间数据做比较，如果相等，则Q_Y输出高电平，否则，输出低电平。秒输出R5VQ_YR校时5K秒脉冲校时功能切换复位K3时输出基本数字钟电路高电平：工作低电平：不工作分输出时间比较器Q_HAQ_HBQ_MAQ_MB译码及显示图2-13 打铃模块框架图如表2-1所示为学校作息时间。学校作息时间的上课下课时间共有20个时间点，将这些时间点写入程序中，当时钟的时间与这些时间相同时，输出端Q_Y为高电平，再与一个周期信号相与，作为闹铃模块的输入。表1.1学校作息时间作息时段作息时间上课下课上午08:0008:4508:559:4010:2011:0511:1512:00下午14:0014:4514:5515:4015:4516:35晚上18:3019:1519:2520:1020:2021:05如图2-14所示，将定时模块输出端作为闹钟的输入端，当到了预期时间是，输出端Q_Y将产生高电平，其时间为1分钟，即实现1分钟打铃功能。图2-14 打铃模块原理图2.5.2 打铃时长设置如图2-15所示为报警时长设定模块的符号图。其中CLK为脉冲信号，上升沿触发；QY为报警输入端，q_20s为报警时长输出，报警时间为20秒。本模块式通过设置一个大于60进制的计数器（如64进制），当QY1时，对秒脉冲进行计数；QY1时，并且计数的数值小于或等于20时，计数器输出q_20s为1；当QY1时，并且计数的数值大于20时，则计数器输出q_20s为0；从而保证响铃20秒；当QY0时，则将计数器计数的值清零，并且停止计数；只有当下一个QY1时，计数器才开始计数。图2-15 报警时长设定模块符号图 2.7 电源模块本模块设计的目的是给FPGA、LcD、蜂鸣器等器件提供工作电压，所以该模块电路的设计是极其重要的，要保证其稳定性必须很好，否则会影响到器件的正常工作，既而影响到打铃器的可靠性和准确性。在电子电路的设备中，一般是都采用稳定的直流电源来供电的。单相的交流电通过变压器、整流电路、滤波电路和稳压电路转换成稳定的直流电压。图2-5 直流稳压电源电路图如图2-5所示是直流稳压电源的电路图。日常220V交流电压通过电源变压器变换成交流低压，再经过桥式整流电路D1D4和滤波电容C1的整流和滤波，在固定式三端稳压器LM7805的Vin和GND两端形成一个并不十分稳定的直流电压(该电压常常会因为市电电压的波动或负载的变化等原因而发生变化)。此直流电压经过LM7805的稳压和C3的滤波便在稳压电源的输出端产生了精度高、稳定度好的直流输出电压。LM317作为输出电压可变的集成三端稳压块，是一种使用方便、应用广泛的集成稳压块，改变R2阻值即可调整稳压电压值。D1，D2用于保护LM317，最大输出电流为2.2A，输出电压范围为1.2537V。三端稳压器是一种标准化、系列化的通用线性稳压电源集成电路，以其体积小、成本低、性能好、工作可靠性高、使用简捷方便等特点，成为目前稳压电源中应用最为广泛的一种单片式集成稳压器件14。2.8 本章小结在本次设计，主要实现以下有功能： 1、基本的数字钟计时功能、校时功能；2、定时闹钟功能：可以任意设定闹钟时间，闹铃在一分钟以内。3、校园打铃功能：正常教学打铃，而且通过软件便于更改打铃时间。3 设计结果与仿真分析3.1 时钟模块仿真分析3.1.1 六十进制计数器仿真分析图3-1为60进制计数器的仿真波形图，从图上可以看出：每当CLK一个上升沿产生时，输出端QSA3.0将加1，而每当QSA3.0增加到9时，到下一个脉冲，QSB2.0将加1，直至达到59。所以，容易得出计数器的循环状态共有六十个，从00到59.每当状态到达59时，在下一个脉冲后，进入00状态，并进位端cout产生一脉冲，使下一级的计数器有一个上升沿作为脉冲。图3-1 60进制计数器波形仿真图3.1.2 二十四进制计数器仿真分析二十四进制计数器的波形仿真如图3-2所示，从其波形仿真中可以看到，当CLR、EN为高电平时，计数器开始正常工作。每当CLK一个上升沿产生时，输出端QSA3.0将加1，而每当QSA3.0增加到9时，到下一个脉冲，QSB2.0将加1，直至计数达到23。计数器的循环状态有二十四个，从00状态到23，当状态到达23时，进入00状态，并进位端cout产生一脉冲，使下一级的计数器有一个上升沿作为脉冲。图3-2 24进制计数器波形仿真图3.1.3 时钟计时器器仿真分析如图3-3 所示，是24小时计时器波形仿真图，从图上可以看出，当clk每产生一个上升沿时，秒的个位qs03.0开始计数。qh03.0、qh11.0、qm03.0、qm12.0,qs03.0、qs12.0分别为时，分，秒的高位和低位输出端；cout是“天”脉冲输出端。Clk每经过一个时间脉冲，计时器的秒的个位就加1，从而实现秒的60个状态循环计数，而，每次秒位由59到00时，其cout将产生一个脉冲为下一级分提供脉冲，从而实现分的60个状态循环。继而，达到24小时计时器。图3-3时间计时器波形仿真图3.2 定时模块的仿真分析 图3-4为调定时模块波形仿真，可以看出，当k1为高电平，up_key每过一个上升沿，Q_minuea3.0、Q_minueb2.0进行分计数，计数器的循环状态有60个，从00状态到59，当状态到达59时，进入00状态；当k1为低电平，up_key每过一个上升沿，Q_houra3.0、Q_hourb1.0进行时计数，计数器的循环状态有24个，从00状态到23，当状态到达23时，进入00状态。图3-4 调时模块波形仿真3.3 选择模块仿真分析如图3-5所示为时间切换模块波形仿真图。当选择开关set为低电平时，为定时模式，由图可以看出，此时k1为高电平，故此时电路为时定时，没经过一个始终脉冲，Q_HBO加1。当set为高电平时，电路实现自动时钟计时功能，每经过一个时钟脉冲，计时器加1。图3-5 选择模块波形仿真图3.4 闹钟模块仿真分析从图3-6闹钟模块波形仿真图可以看到，在12：44、12：42、12：43以及12：40四处设有闹钟，从图上可以看出，在时间达到12：44、12：43、12：40时，输出端speak产生与时钟信号等长德时间脉冲信号。继而，达到了闹铃的效果，由于每一分钟有60秒，故闹铃时间为1分钟。从上面原理图我们知道，闹铃输出信号speak与一时钟周期信号相与，可以得到一个1分钟以内的闹铃时间。图3-6 闹钟模块波形仿真图3.5 打铃模块仿真分析3.5.1 打铃时间仿真分析如图3-7所示为打铃模块的波形仿真图。从图上可以看出：当K3为高电平时，选择打铃模式，当时钟时间由十一点零五分跳变为十一点零六时，和十一点十五分跳变为十一点十六时。Q_Y由低电平变为高电平，此为学校作息时间上午的十一点零五分和十一点十五分。图3-7 打铃模块波形仿真图3.5.2 打铃时长仿真分析如图2-16所示为报警时长的模块波形仿真图。给CLK一定脉冲时钟，当输入QY为高电平时，也就是说，时钟时间与打铃设置的时间一致时，可设置打铃时间，本模块是通过软件设置，设置打铃时间为20秒，从波形仿真图上可以看出，当QY为高时，q_20s只有二十个脉冲的长度，也就是20s。图3-8 报警时长设定模块波形仿真图3.6 本章小结在本次仿真分析中，我们可以看到，各个模块的仿真分析都得到了很理想的仿真结果，在时钟模块中，图3-3时间计时器波形仿真图，能够很好的进行24小时时钟计时功能，定时模块可以很好地实现对时间的自定义设置，从而进一步保证了时间的准确性和可靠性。通过报警模块，我们可以很方便的自己设置一个时间点来进行闹铃报警，例如可以设置一个午休时间，对于打铃模块来说，由于我们学校的打铃时间每天都是固定的，没有春夏之分，故而只设置了一种打铃模式，由于可变性不大，故在软件中设置打铃时间，如果有更改的地方也可以通过软件语言来设置，并且通过打铃时长，我们也可以很好的更改打铃时间的设置，设置方位在1-60秒。4 总结与展望自动打铃系统的设计重点和难点在每个模块的代码的编写，和各个模块的整合。虽然每个模块能很好的实现其功能，但对于整个设计来说，各个模块之间的优化设计和衔接还有一些的缺陷和不足。总体来说，通过此次的设计实验是自己更进一步地增强了VHDL的语言的应用，对于自动打铃器的工作原理也有了更深层次的理解。在本设计的仿真过程中遇到了一些问题，在经过努力后得到解决：1、在选择模块中，对于选择的设置键由定时状态变为计时状态后，要保存定时设置的时间值，从定时状态设置的时间开始计时。2、在秒时钟计数和分时钟计数，由59变为00时，计数模块会滞后计数，考虑的器件的延时，所以要将程序中的秒、分的进位信号提前1秒、分钟。3、在对学校打铃的时间设置上，一开始时逐个进行时间检查，由于打铃的时间点比较多，故比较繁琐，使用软件，把需要打铃的时间全部列举出来，很大程度上优化了软件的设计，提高其运行速率。从仿真的设计上可知，自动打铃器满足设计要求，能够实现基本的时钟显示和时间置数功能，具有闹钟报警功能，有作息时间打铃功能，当前时钟时间与学校的上下课时间相同时打铃，并且计时时间、定时时间可设置和调整，报警时长可在1至60秒内进行调整，其数据信息也可以通过LCE显示，闹钟报警以及作息打铃可通过蜂鸣器来实现。本设计是采用硬件描述语言和EDA技术相结合的自动打铃系统的研究，从中可以看到EDA技术的发展在很大程度上实现了硬件设计软件化，并且其设计的过程相对简单，易修改。本设计中仍然存在一些不足，主要有：1、在必要时增加按键去抖模块，提高其硬件的适应性；2、打铃模块的响铃固定为1分钟，可增加一计数器来控制其响铃在一分钟以内的任意时间；3、大部分学校都有春夏两个作息时间，可以通过打铃控制开关K3使其两个状态分别控制春季、夏季作息时间，在软件上进行相应的更改即可；4、缺少创新，可以增加音乐报警功能，取代尖锐的蜂鸣声，这样能够使用户在实际应用中多一些乐趣；还可以加入远程遥控功能，达到原理里控制、语音识别等等，随着电子技术发展，打铃器的功能必定会更加地多样化，从而贴近人们的各种需要，为人们以后的生活和工作提供更多的便利。致谢本次设计首先得感谢母校江西财经大学为我们毕业设计提供了良好的学习环境和各种资源，通过图书馆内的书籍，让我们有充分的资料进行毕业设计。并且，我的指导老师廖汉程廖老师致以最诚挚的谢意！廖老师在本次设计中给予了我们我们很大的帮助，主要通过邮件和面授的方式，在论文的选题到论文体系的安排上，都得益于廖老师的悉心指导和启发。让我知道，在以后的学习和工作中都得做到知难而上、孜孜不倦。另外，我必须感谢我的同学特别是室友，在整个的设计过程中，每当遇到困难和失败时，都是因为他们的帮助和鼓励，我才能顺利完成该论文的设计。参考文献1 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EDA电子仿真技术及其FPGA步进电机细分驱动控制设计J，科技广场. 2008(08)。9 刘君，常明，秦娟,2007：基于硬件描述语言（VHDL）的数字时钟设计J，天津：天津理工大学学报。10 谭会生，张昌凡，2002：EDA技术及应用M，西安：西安电子科技大学出版社：P89-92 。11 陈茂源，2008：基于VHDL语言的数字钟设计J， 长江大学学报(自然科学版)理工卷。12 黄仁欣，2006EDA技术实用教程M北京：清华大学出版社。13 万春迎，2008：基于VHDL的数字时钟设计J， 科技信息，第27期。14 李可，1996数字钟电路及应用M北京：电子工业出版社：72-76.15 刘君,常明,秦娟,张晟,耿璐,2007:基于硬件描述语言(VHDL)的数字时钟设计J ，天津理工大学学报，第4期。16 Zainalabedin Navabi.Vhdl: Analysis and Modeling of Digital SystemsM.New York：McGraw-Hill Professional，1998，（2）.17 March 23, 2006,EDA for IC System Design, Verification, and Testing (Electronic Design Automation for Integrated Circuits Handbook),CRC.18 Louis Scheffer Luciano Lavagno,2006,EDA for IC Implementation,Circuit Design,and Progress Technology,CRC.19 Mark D. Birnbaum,October 11, 2003,Essential Electronic Design Automation,Prentice Hall PTR.附录3160进制计数器VHDL代码程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY cnt60 ISPORT( CLR,EN,CLK:IN STD_LOGIC; COUT:OUT STD_LOGIC; QSA:OUT INTEGER RANGE 0 TO 9; QSB:OUT INTEGER RANGE 0 TO 5);END cnt60;ARCHITECTURE ONE OF cnt60 IS BEGINPROCESS(CLK,CLR)VARIABLE SA: INTEGER RANGE 0 TO 9;VARIABLE SB: INTEGER RANGE 0 TO 5;BEGINIF CLR=0 THEN SB:= 0; SA:= 0;ELSIF CLKevent AND CLK=1 THENIF EN=1 THENIF SB=5 AND SA=9 THEN SA:=0;SB:=0 ;COUT=1;ELSIF SA=9 THEN SA:=0;SB:=SB+1;COUT=0; ELSE SA:=SA+1;COUT=0;END IF;END IF;END IF ; QSA=SA;QSB=SB;END PROCESS ;END ONE;24进制计数器VHDL代码程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT24 ISPORT( CLRN,EN,CLK:IN STD_LOGIC; COUT:OUT STD_LOGIC; QHA: OUT INTEGER RANGE 0 TO 9; QHB: OUT INTEGER RANGE 0 TO 2);END CNT24;ARCHITECTURE ONE OF CNT24 IS BEGINPROCESS(CLK,CLRN)VARIABLE HA: INTEGER RANGE 0 TO 9;VARIABLE HB: INTEGER RANGE 0 TO 2;BEGINIF CLRN=0 THEN HB := 0; HA := 0;ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF (HB=2 AND HA=3) THEN HA:=0;HB:=0 ;COUT=1;ELSIF HA=9 THEN HA:=0;HB:=HB+1;COUT=0; ELSE HA:=HA+1;COUT=0;END IF;END IF;END IF ;QHA=HA;QHB=HB;END PROCESS ;END ONE;定时模块VHDL程序：LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY ctrl_memo ISPORT( res,k1,up_key:IN STD_LOGIC; Qhourb : OUT INTEGER RANGE 0 TO 2; Qhoura : OUT INTEGER RANGE 0 TO 9; Qminueb : OUT INTEGER RANGE 0 TO 5; Qminuea : OUT INTEGER RANGE 0 TO 9);END ctrl_memo;ARCHITECTURE a OF ctrl_memo IS BEGIN PROCESS(res,k1,up_key) VARIABLE Qtmpma: INTEGER RANGE 0 TO 9; VARIABLE Qtmpmb: INTEGER RANGE 0 TO 5; VARIABLE Qtmpha: INTEGER RANGE 0 TO 9; VARIABLE Qtmphb: INTEGER RANGE 0 TO 2;BEGIN IF res=0 THEN Qtmpma:= 0; Qtmpmb:= 0;Qtmpha:= 0; Qtmphb:=