《集成电路设计第2版》习题答案10-12章.pdf

第第 1010 章章 1.1.画出画出 CMOSCMOS 标准反相器的电路图和版图。标准反相器的电路图和版图。 各种形式的反相器版图： （a）垂直走向MOS 管结构， （b）水平走向MOS 管结构， （c）金属线从管子中间穿过的水平走向MOS 管结构， （d）金属线从管子上下穿过的水平走向MOS 管结构 （e）有多晶硅线穿过的垂直走向 MOS 管结构 2.2.画出二输入画出二输入 CMOSCMOS 与非门和或非门的电路图和版图。与非门和或非门的电路图和版图。 图（a）与非门图（b）或非门 与非门的版图：（a）按电路图转换，（b）MOS 管水平走向设计 或非门版图：（a）输入向右引线，（b）输入向上引线 3 3负载为大尺寸器件时，如何考虑前级电路的驱动能力？负载为大尺寸器件时，如何考虑前级电路的驱动能力？ 负载器件的尺寸越大，意味着本身的输入电容越大，对负载器件驱动所需要的驱动电流 就越大，否则，电路的响应速度将因为前级驱动对电容充放电的速度不够（因前级驱动电流 不够）而使速度性能劣化，这就要求前级具有一定的电流驱动能力。但是，接口单元的输入 驱动由内部电路提供， 如果希望该接口单元提供大电流以驱动外部的大负载， 则内部电路的 驱动也必须提高， 这往往难以实现。 为在不增加内部电路的负载的条件下获得大的输出驱动， 可以采用奇数级的反相器链结构，如图10.40 所示。在链中，器件的尺寸逐级增大，驱动能 力也被逐级加大，而内部电路只要比较小的驱动即可，也就是说，I/O 单元本身并不是一个 反相器，而是一串反相器。为满足延时特性的要求，各反相器之间尺寸应满足一定的比例要 求，这个比例可以通过计算获得。 图10.40 反相器链驱动结构 4 4列出列出CMOSCMOS存储器的分类和各自的特点。存储器的分类和各自的特点。 分类： 半导体存储器按数据存取方式的不同可分为随机存储器 （RAM） 和只读存储器 （ROM） . 基 于单个数据存储单元的工作原理，RAM 主要分为两大类：动态存储器(DRAM)和静态存储器 (SRAM)。 而在ROM中根据数据存储(写入数据)方式的不同， 可分为掩膜ROM 和可编ROM(PROM)。 可编程ROM 又可进一步分为熔丝型ROM、 可擦除PROM(EPROM)、 电可擦除PROM(EEPROM)和闪存 （Flash），下图概括了存储器的分类。 特点： （1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供 电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储 数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主 存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗 低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。 （2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取， 而不允许对存储 的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会 保存完好。 掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产 时价格便宜。 在可编程ROM中， 熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的， 一旦写入后数据就不能再进行擦除和修改。 而EPROM、 EEPROM 中的数据分别可以通过紫外光 照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通 过外加高电压来擦除，其写入速度比EEPROM更快。 第第1111章章 1.1. 简述简述VLSI 设计的一般流程和涉及的问题。设计的一般流程和涉及的问题。 典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。 高层综合也称行为级综合， 它是将系统的行为、 各个组成部分的功能及输入和输出， 用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高 层次硬件仿真进行验证。 逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网 表描述），同时还要进行门级逻辑仿真和测试综合。 物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元 确定其几何形状、大小及位置，确定单元间的连接关系。 2.2. 了解目前业界所使用的了解目前业界所使用的EDA 工具的情况工具的情况，针对一两个具体的集成电路针对一两个具体的集成电路EDA 软件功能软件功能， 分析在分析在 VLSI 设计流程中的作用。设计流程中的作用。 集成电路EDA软件工具很多，当今主流的EDA软件有 Cadence、Mentor Graphics和 Synopsys。下面我们针对Cadence和Synopsys设计工具的功能，分析它们在VLSI设计流 程中的作用。 1.设计输入工具 这是任何一种EDA软件必须具备的基本功能。像Cadence的composer，而硬件描述 语言VHDL、Verilog HDL是主要设计语言。 2设计仿真工具 我们使用EDA工具的一个最大好处是可以验证设计是否正确。Cadence、Synopsys 用的是VSS（VHDL仿真器）。 3. 综合工具 综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的 Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。 而Cadence的综合软件是Ambit。 4. 布局和布线 在IC设计的布局布线工具中，Cadence软件是比较强的，最有名的是Cadence spectra。 5.物理验证工具 物理验证工具包括版图设计工具、版图验证工具、版图提取工具等等。这方面 Cadence也是很强的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。 3 3VerilogVerilog HDLHDL的模型有几种类型？的模型有几种类型？ 答： Verilog HDL 是硬件描述语言的一种，可用于从算法级、门级、寄存器级到开关 级的多层次的数字电路系统建模，也可用于时序建模，用Verilog 编写的模型可用Verilog 仿真器进行验证。 Verilog 从C 语言中继承了多种操作符和结构， 并提供了扩展的建模能力。 4.4.编写二输入与非门的编写二输入与非门的Verilog程序。程序。 module NAND_G2 (A,B,C); input A,B; output C; nand (C,A,B); endmodule 5.5. 用用Verilog语言编写语言编写RS触发器、触发器、D触发器、触发器、JK触发器、触发器、T触发器的程序。触发器的程序。 （1）同步RS触发器 module rs_ff (clk,r,s,q,qb); input r,s,clk; output q,qb; reg q; assign qb; always （posedge clk） begin case(r,s) 2b00:qY) XGY=1; elseXGY=0; if(X if in1=1 then current_state if in2=1 then current_state if in1=0and in2=1 then current_state if in1=0and in2=0 then current_state current_state if in1=1 then next_state if in1=0and in2=0 then next_state next_state = st0; end case; end process; end Behavioral; 10设计一个设计一个 4 位的先进先出位的先进先出(FIFO)缓冲器缓冲器 VHDL 程序，并进行仿真。程序，并进行仿真。 library ieee; use ieee.std_logic_1164.all; entity fifo is generic( w: integer :=4; k: integer :=4 ); port (clk,reset,wr,rd :in std_logic; din :in std_logic_vector( k-1 downto 0); dout :out std_logic_vector( k-1 downto 0); full,empty :out std_logic); end fifo; architecture fifo_arch of fifo is type memory is array (0 to w-1) of std_logic_vector( k-1 downto 0); signal ram:memory; signal wp,rp: integer range 0 to w-1; signal in_full,in_empty:std_logic; begin process(clk) begin if rising_edge(clk) then if (wr=0 and in_full=0) then ram(wp)=din; end if; end if; end process; process(clk,reset) begin if (reset=1) then wp=0; elsif rising_edge(clk) then if (wr=0 and in_full=0) then if(wp=w-1) then wp=0; else wp=wp+1; end if; end if; end if; end process; process(clk,reset) begin if (reset=1) then rp=w-1; elsif rising_edge(clk) then if (rd=0 and in_empty=0) then if(rp=w-1) then rp=0; else rp=rp+1; end if; end if; end if; end process; process(clk,reset) begin if (reset=1) then in_empty=1; elsif rising_edge(clk) then if (rp=wp-2 or (rp=w-1 and wp=1) or (rp=w-2 and wp=0) and (rd=0 and wr=1)then in_empty=1; elsif (in_empty=1 and wr=0) then in_empty=0; end if; end if; end process; process(clk,reset) begin if (reset=1) then in_full=0; elsif rising_edge(clk) then if (rp=wp and wr=0 and rd=1) then in_full=1; elsif (in_full=1 and rd=0) then in_full=0; end if; end if; end process; full=in_full; empty=in_empty; dout=ram(rp) when rd=0 ; end fifo_arch; 11所有进程都需要敏感表吗？你能否说明一个没有敏感表的时钟进程？所有进程都需要敏感表吗？你能否说明一个没有敏感表的时钟进程？ 不是所有的进程都需要敏感信号，例如下面的例子 process variblecount:ineger:= 0; begin count:= count+1; wait for1000 ns; end process; 这个进程行为语句涉及到两个问题，第一是在说明区说明了变量count为整数而且初始 值为0。第二是最后一句“wait for 1000 ns;”，它是等待激活的语句。这个程序在PROCESS 后无敏感信号，这样进程也许被无限期地挂起，但用了“wait for 1000 ns;”语句，使进程 行为语句可以被激活。整个程序分析是这样的：当进程被激活后，要使 count加1，然后被 挂起，等到1000ns以后再次激活进程语句，执行count加1。 12逻辑综合由哪几个步骤？每个步骤需要解决什么问题？逻辑综合由哪几个步骤？每个步骤需要解决什么问题？ 逻辑综合过程包含两个主要方面： 1）逻辑结构的生成和优化：主要进行逻辑化简与优化，达到尽可能地用较少的元件和 连线形成一个逻辑网络结构（逻辑图），满足系统逻辑功能的要求。 2） 逻辑网络的性能优化： 利用给定的逻辑单元库， 对已生成的逻辑网络进行元件配置， 进而估算性能与成本。性能指芯片的速度，而成本指芯片的面积与功耗。 13总结总结 Verilog HDL 语言的可综合结构。语言的可综合结构。 逻辑综合工具支持Verilog 绝大部分的语言结构和有限周期RTL结构描述，其可综合的 语言结构有Ports, Parameters, Module define, Signals and variables, Instantiation, Functions and tasks, Procedural, Procedural blocks, Data flow, Loops. 14.简述自动布局布线的一般流程。简述自动布局布线的一般流程。 自动布局布线的一般流程如下： （1）数据准备和输入 在布局布线开始工作前，必须准备相应的网表文件、标准单元库文件和各种设计约 束文件，这些文件是自动布局布线工具工作的输入文件。 （2）布局规划、预布线、布局 布局规划对设计进行版图划分，并对划分后的版图单元模块进行布局规划和分析； 预布线包括宏单元的电源、地、信号的布线，焊盘单元的布线以及芯片核心逻辑部分的 电源环、电源网络的布线；布局就是进行网表中单元的放置。 （3）时钟树综合 时钟树综合就是为了保证时钟的设计要求， 对芯片的时钟网络进行重新设计的过程， 包括时钟树的生成、缓冲的插入、时钟网络的分层。 （4）布线 布线是根据电路连接的关系，在满足工艺规则和电学性能的要求下，在指定的区域 内完成所需的全部互连，同时尽可能地对连线长度和通孔数目进行优化。 （5）设计规则检查和一致性检查 布局布线完成后，要对版图进行设计规则、电学规则以及版图与电路图的一致性检 查，在版图寄生参数提取的基础上，再次进行电路分析(即后仿真)。 （6）输出结果 只有在所有的检查都验证无误后，才可将布图结果转换为GDS-II 格式的掩膜文件， 然后通过掩膜版发生器或电子束制版系统，将掩膜文件转换生成掩膜版。 （7）其他考虑 在完成版图设计之后，需要对整个芯片作参数提取，以得到准确的门延时和连线延 时，同时考虑芯片内部寄生电阻和电容引起的额外信号延时，这样的仿真才是最接近于 芯片最终的工作情况的。 15自动布局布线工具的处理结果是什么，有无其它的替代形式，试举一两例。自动布局布线工具的处理结果是什么，有无其它的替代形式，试举一两例。 自动布局布线工具处理后得到的结果是将布图结果转换为GDS-II 格式的掩膜文件。 这 也可以通过手动布局布线来完成。 16简述简述 PLD 的开发流程。的开发流程。 PLD的开发流程如图所示 、 17.总结可编程逻辑器件的种类，针对每一种器件类型，举出相应的商用器件的实例，并归总结可编程逻辑器件的种类，针对每一种器件类型，举出相应的商用器件的实例，并归 纳它的主要性能指标。纳它的主要性能指标。 可编程逻辑器件主要可以分为CPLD和FPGA两大类。 这两种器件兼容了PLD和通用门阵列 的优点，可实现较大规模的电路，编程也很灵活。 FPGA：StartixII系列系列是Altera公司发布的大容量FPGA。StratixIIFPGA采用TSMC 90nm制 造工艺，9层金属，1.2内核电压。性能比StratixFPGA平均快50%。 CPLD: MAX II是Altera公司今天发布了新一代CPLD。MAXII器件和传统的CPLD完全不同， 摒弃了传统的宏单元体系，在查找表（LUT）体系上采用0.18微米嵌入Flash工艺。裸片尺 寸使的成本比上一代MAX器件降低50% 。 第第1212章章 1说明裸片、芯片与晶圆的关系。说明裸片、芯片与晶圆的关系。 批量加工完成的芯片，通常以晶圆的形式从制造厂获得。而以多项目晶圆方式实现的芯 片，则以裸片（Bare dies），即没有载体（Carrier）和绑定（Bonding）的形式获得。 2在晶圆上测试有什么特点？在晶圆上测试有什么特点？ 芯片在晶圆（On-wafer）上的测试需要在测试台上进行。为