数字电子技术基础PPT第五章 时序逻辑电路.ppt

第五章第五章 时序逻辑电路时序逻辑电路 5.1 概述 任一时刻的输出任一时刻的输出仅取决仅取决 于于该时刻的输入，与过该时刻的输入，与过 去的输入去的输入无关无关。 1. 1. 时序逻辑电路的概念时序逻辑电路的概念 逻逻 辑辑 电电 路路 组合逻辑电路：组合逻辑电路： 时序逻辑电路：时序逻辑电路：任一时刻的输出任一时刻的输出不仅取不仅取 决于决于该时刻的输入，而该时刻的输入，而 且过去的输入且过去的输入有关有关。 ( (无记忆功能无记忆功能 ) ) ( (有记忆功能有记忆功能 ) ) 下图为时序逻辑电路的结构框图下图为时序逻辑电路的结构框图 也称也称记记 忆电路忆电路 ，由触，由触 发器组发器组 成。成。 其中，其中，x x 1 1 、x x 2 2 x xi i， ，代表输入信号； 代表输入信号； y y 1 1 、y y 2 2 y yj j， ，代表输出信号； 代表输出信号； z z 1 1 、z z 2 2 z zk k， ，代表存储电路的输入信号 代表存储电路的输入信号 ； q q 1 1 、q q 2 2 q ql l， ，代表存储电路的输出信号 代表存储电路的输出信号 。 可写出三个方程：可写出三个方程：P225P225 2. 2. 时序逻辑电路的分类时序逻辑电路的分类 (1)(1)按存储电路的触发脉冲按存储电路的触发脉冲分类分类 同步时序电路同步时序电路: : 异步时序电路异步时序电路: : 各触发器有统一的触发脉冲各触发器有统一的触发脉冲 ( (Synchronous Sequential Synchronous Sequential Logic Circuit)Logic Circuit) 各触发器各触发器无无统一的触发脉冲统一的触发脉冲 ( (Asynchronous Sequential Asynchronous Sequential Logic Circuit)Logic Circuit) (2)(2)按按输出信号的特点输出信号的特点分类分类 米利米利( (Mealy)Mealy)型型: : 穆尔穆尔( (mooremoore) )型型: : 输出状态输出状态不仅与不仅与存储电路有存储电路有 关，关，还还与输入有关；与输入有关； 输出状态输出状态仅与仅与存储电路的状存储电路的状 态有关。态有关。 显然，穆尔型时序电路时米利型的一个特例。显然，穆尔型时序电路时米利型的一个特例。 以后会看到，有些具体的时序电路中，并不以后会看到，有些具体的时序电路中，并不 都具备结构框图所示的完整形式，都具备结构框图所示的完整形式，有的有的时序电时序电 路没有输入变量，路没有输入变量，有的有的没有组合电路部分，但没有组合电路部分，但 时序电路时序电路一定包含一定包含由触发器构成的存储电路。由触发器构成的存储电路。 3. 3. 本章学习内容本章学习内容 (1)(1)同步时序逻辑电路的分析方法和设计方法；同步时序逻辑电路的分析方法和设计方法； (2)(2)几种常见的中规模集成时序逻辑电路的逻几种常见的中规模集成时序逻辑电路的逻 辑功能和使用方法；辑功能和使用方法； (3)(3)异步时序逻辑电路的分析方法和设计方法异步时序逻辑电路的分析方法和设计方法 是非重点内容；此外，所有中规模集成电路内是非重点内容；此外，所有中规模集成电路内 部结构都不需要记忆。部结构都不需要记忆。 5.2 时序逻辑电路的分析方法 5.2.1. 5.2.1. 同步同步时序逻辑电路的分析方法时序逻辑电路的分析方法 时序逻辑电路图时序逻辑电路图逻辑功能逻辑功能 分析分析 事实上，逻辑电路图本身就是逻辑功能的一事实上，逻辑电路图本身就是逻辑功能的一 种描述方式，但是它往往不能比较直观地表示种描述方式，但是它往往不能比较直观地表示 出电路的逻辑功能，这一点在时序电路中尤为出电路的逻辑功能，这一点在时序电路中尤为 突出。因此，我们需要把它的逻辑功能用一些突出。因此，我们需要把它的逻辑功能用一些 比较直观的形式表示出来，这就是时序逻辑电比较直观的形式表示出来，这就是时序逻辑电 路的分析。路的分析。 分析步骤：分析步骤： (1) (1)写触发器的写触发器的驱动方程驱动方程( (即触发器输入信号即触发器输入信号 的逻辑函数的逻辑函数) )； (2) (2)将驱动方程代入触发器的特性方程，得触将驱动方程代入触发器的特性方程，得触 发器的发器的状态方程状态方程( (Q Q的次态方程式）的次态方程式）； (3) (3)由逻辑图写由逻辑图写输出方程输出方程； (1)(2)(3)(1)(2)(3)已经已经 完整地描述了逻完整地描述了逻 辑电路图的逻辑辑电路图的逻辑 功能，但仍不够功能，但仍不够 直观，还需做第直观，还需做第 (4)(4)步。步。 (4) (4)由前述三个方程组，由前述三个方程组， 求出求出状态转换表，状态转状态转换表，状态转 换图换图或时序图。或时序图。 通过一个例子来学习分析过程。通过一个例子来学习分析过程。 例例1 1 试分析如下时序逻辑电路的逻辑功能。试分析如下时序逻辑电路的逻辑功能。 (1)(1)写触发器的写触发器的驱动方程驱动方程解：解： (1)(1)写触发器的写触发器的驱动方程驱动方程解：解： (2) (2)将驱动方程代入触发器的将驱动方程代入触发器的特性方程特性方程，得触，得触 发器的发器的状态方程状态方程； 为简化起见，将现态的上标为简化起见，将现态的上标n n略去略去 。 (3) (3)由逻辑图写由逻辑图写输出方程输出方程 ； 以上以上(1)(2)(3)(1)(2)(3)已经用逻辑函数式完整地描已经用逻辑函数式完整地描 述了逻辑电路图，但其逻辑功能仍不够直观述了逻辑电路图，但其逻辑功能仍不够直观 ，需做第，需做第(4)(4)步操作。步操作。 (4) (4)由前述三个方程组，求出由前述三个方程组，求出状态转换表状态转换表 和和状态转换图。状态转换图。 以真值表的形式列出所有可能出现的现态以真值表的形式列出所有可能出现的现态 和输入变量的组合和输入变量的组合，将现态和输入变量值代入将现态和输入变量值代入 (2)(2)状态方程组和状态方程组和(3)(3)输出方程，得出对应于现输出方程，得出对应于现 态的次态和输出，此表即为状态转换表。态的次态和输出，此表即为状态转换表。 状态转换表求取方法：状态转换表求取方法： Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 0 0 0 0 0 0 状态转换表状态转换表 注：注：本例没有输入变量，只需考虑本例没有输入变量，只需考虑Q1Q2Q3Q1Q2Q3 的组合状态；另外，的组合状态；另外，CPCP不是输入，它是控制不是输入，它是控制 所有触发器同步动作的时钟信号。所有触发器同步动作的时钟信号。 状态转换图获取方法：状态转换图获取方法： 用圆圈表示状态转换表中三个状态变量用圆圈表示状态转换表中三个状态变量 Q Q3 3Q Q2 2Q Q1 1 可能出现的可能出现的8 8状态组合，用状态组合，用8 8个圆圈表示个圆圈表示 ； 以箭头表示状态转换的方向，并在箭头旁以箭头表示状态转换的方向，并在箭头旁 边注明状态转换前的输入变量值和输出状态边注明状态转换前的输入变量值和输出状态 值。值。 状态转换表还是不能十分清晰地描述出状态转换表还是不能十分清晰地描述出 电路的逻辑功能，再由电路的逻辑功能，再由状态转换表状态转换表画出画出状态状态 转换图。转换图。 状态转换图状态转换图 (1) (1)该电路具有计数功能；每经过该电路具有计数功能；每经过7 7个脉冲，个脉冲， 状态状态Q3Q2Q1Q3Q2Q1循环一周，输出端循环一周，输出端Y Y输出一个脉冲输出一个脉冲 。 结论结论 ： (2) (2)该电路能自行启动。该电路能自行启动。 补充知识：时序图补充知识：时序图 目前为止，对于时序电路逻辑功能的描述已目前为止，对于时序电路逻辑功能的描述已 经介绍过了如下方法：经介绍过了如下方法：逻辑电路图逻辑电路图、三个方程三个方程 组组( (驱动方程组，状态方程组，输出方程组驱动方程组，状态方程组，输出方程组) )、 状态转换表状态转换表和和状态转换图状态转换图四种方法。四种方法。 时序图时序图也是一种时序电路逻辑功能的描述方也是一种时序电路逻辑功能的描述方 法，它主要用于实验测试和计算机辅助分析与法，它主要用于实验测试和计算机辅助分析与 设计中。设计中。 图图6.2.8 6.2.8 图图6.2.16.2.1电路的时序图电路的时序图 例例2 2 P265P265例例6.2.36.2.3 结论：结论： (1)(1)该电路具有计数功能，每该电路具有计数功能，每4 4个个CPCP脉冲，脉冲， 输出端就输出输出端就输出1 1个高电平；个高电平； (2)(2)该计数器为可控计数器，当该计数器为可控计数器，当A=0A=0时，为时，为 加法计数器，当加法计数器，当A=1A=1时是减法计数器。时是减法计数器。 5.3 若干常用的集成时序逻辑电路 常用的集成时序逻辑电路有：寄存器、移常用的集成时序逻辑电路有：寄存器、移 位寄存器和计数器等。在介绍这几种时序电位寄存器和计数器等。在介绍这几种时序电 路时，总是先介绍其基本原理图，然后介绍路时，总是先介绍其基本原理图，然后介绍 目前已有的定型的集成电路。目前已有的定型的集成电路。 对于基本原理图部分，要求能正确运用上对于基本原理图部分，要求能正确运用上 节讲述的分析方法分析其逻辑功能；而对集节讲述的分析方法分析其逻辑功能；而对集 成电路部分，由于附加了控制电路使电路结成电路部分，由于附加了控制电路使电路结 构较为复杂，对其逻辑功能的分析不作要求构较为复杂，对其逻辑功能的分析不作要求 ，但要求会读功能表，并掌握其相关应用。，但要求会读功能表，并掌握其相关应用。 5.3.1. 5.3.1. 寄存器和移位寄存器寄存器和移位寄存器 1. 1. 寄存器（寄存器（RegisterRegister） 寄存器由触发器组成，寄存器由触发器组成，1 1位触发器可以寄位触发器可以寄 存存1 1位二进制数，位二进制数，n n个触发器可以构成存放个触发器可以构成存放n n位位 二进制数的寄存器。二进制数的寄存器。 构成寄存器的触发器只要求有置构成寄存器的触发器只要求有置1 1置置0 0的功的功 能即可，因此这些触发器可以是任意结构形能即可，因此这些触发器可以是任意结构形 式的式的RSRS触发器、触发器、JKJK触发器或触发器或D D触发器触发器。 由由D D触发器构成触发器构成 的寄存器的寄存器 附加了控附加了控 制端的、由制端的、由D D 触发器构成触发器构成 的寄存器的寄存器。 2. 2. 移位移位寄存器（寄存器（Shift RegisterShift Register） 不仅能不仅能寄存寄存数码，还有数码，还有移位移位的功能。的功能。 所谓所谓移位移位，就是每来一个移位脉冲，寄存器，就是每来一个移位脉冲，寄存器 中所寄存的数据就向左或向右顺序移动一位中所寄存的数据就向左或向右顺序移动一位。 数据依次向右移动，称右移寄存器数据依次向右移动，称右移寄存器 ，输入方式为串行输入。，输入方式为串行输入。 寄存数码寄存数码 清零 D 1 移位脉冲 234 1011 1 Q Q3Q1Q2 RD 0000 0001 001 0 0 1 0 0 1 1 1 01 0 0 1 101110 011 1 Q J K F0 Q0 Q J K F2 Q J K F1 Q J K F3 数据依次向左移动，称左移寄存器数据依次向左移动，称左移寄存器 ，输入方式为串行输入。，输入方式为串行输入。 QQ Q 从高位向低 位依次输入 111 0 0 0101 1001 1000 输出 再输入四个移再输入四个移 位脉冲，位脉冲，10111011 由高位至低位由高位至低位 依次从依次从Q Q 3 3 端输端输 出。出。 串行输出方式串行输出方式 清零 D 0000 1 Q Q3Q1Q2 RD 0 Q J K F0 Q1 Q J K F2 Q J K F1 Q J K F3 QQ Q 5 移位脉冲 7 8 6 左移寄存器波形图 12345678 CP 111 1 0 0 1 1 D Q0 Q3 Q2 Q1 111 0 0 待存 数据 10111011存入寄存器存入寄存器 0 11 1 从从Q Q 3 3 取出取出 集成移位集成移位寄存器寄存器7474LS194A(LS194A(双向移位寄存器双向移位寄存器) ) 双向移位寄存器功能表：双向移位寄存器功能表： RDS1 S0工作状态态 0 1 1 1 1 X X 0 0 0 1 1 0 1 1 置0 保持 右移 左移 并入并出 7474LS194ALS194A的的扩展扩展：用两片：用两片7474LS194LS194扩展扩展 出八位双向移位寄存器。出八位双向移位寄存器。 5.3.2 5.3.2 计数器计数器( (Counter)Counter) 计数器可以实现累计输入脉冲的个数，计数器可以实现累计输入脉冲的个数， 还可以用作定时，分频等。还可以用作定时，分频等。 二进制计数器二进制计数器 十进制计数器十进制计数器 N N进制计数器进制计数器 计计 数数 器器 同步计数器同步计数器 异步计数器异步计数器 二进制计数器二进制计数器 十进制计数器十进制计数器 N N进制计数器进制计数器 加法计数器加法计数器 减法计数器减法计数器 可逆计数器可逆计数器 加法计数器加法计数器 减法计数器减法计数器 可逆计数器可逆计数器 一、同步计数器一、同步计数器 1. 1. 同步同步二进制二进制计数器计数器 加法计数器加法计数器 (74(74LS161)LS161) 减法计数器减法计数器 可逆计数器可逆计数器(74(74LS191)LS191) 在学习这些计数器时，总是先在学习这些计数器时，总是先分析分析其基其基 本原理图，然后本原理图，然后认识认识一个相应的典型集成芯一个相应的典型集成芯 片，对集成芯片只要求会读功能表。片，对集成芯片只要求会读功能表。 对基本原理图分析：对基本原理图分析： a.a.加法计数器加法计数器 基本原理图基本原理图 (1)(1)写写驱动方程驱动方程 (3) (3)写写输出方程输出方程 (2)(2)将将驱动方程驱动方程代入代入特性方程特性方程得得状态方程状态方程 (4) (4)由前述三个方程组，求出由前述三个方程组，求出状态转换表状态转换表 和和状态转换图。状态转换图。 分析基本原理图后得出的分析基本原理图后得出的结论结论： (1)(1)该计数器为该计数器为4 4位二进制加法计数器，位二进制加法计数器， 每每1616个脉冲循环一次个脉冲循环一次( (模值为模值为16)16)，也称，也称1616进进 制计数器；制计数器； (2)(2)由于由于Q Q 0 0 是是CPCP的二分频，的二分频，Q Q 1 1 是是CPCP的四分的四分 频，频，Q Q 2 2 是是CPCP的八分频，的八分频，Q Q 3 3 是是CPCP的十六分频，的十六分频， 因此该计数器也可当分频器用。因此该计数器也可当分频器用。 集成集成4 4位二进制加法计数器位二进制加法计数器7474LS161LS161 同步置数同步置数 异步置异步置0 0 计数使能计数使能 置数输入端置数输入端 输出状态输出状态 进位输出端进位输出端 LDLD R RD D EPEP ETET D D3 3 DD 0 0 Q Q3 3 QQ 0 0 C C 7474LS161LS161 逻辑功能示意图逻辑功能示意图 CPCP R RD D LDLDEP ETEP ET状态状态 X X 0 0 X X X X X X 异步置异步置0 0 1 1 0 0 X XX X同步置数同步置数 X X X X 1 1 1 1 1 1 1 1 0 10 1 X 0X 0 保持保持( (保持进位保持进位 ) ) 保持保持( (清除进位清除进位 ) ) 1 1 1 1 1 11 1计数计数 4 4位同步二进制加法计数器位同步二进制加法计数器7474LS161LS161的的功能表功能表 对基本原理图分析：对基本原理图分析： b.b.减法计数器减法计数器 基本原理图基本原理图 (1)(1)写写驱动方程驱动方程 (3) (3)写写输出方程输出方程 (2)(2)将将驱动方程驱动方程代入代入特性方程特性方程得得状态方程状态方程 (4) (4)由前述三个方程组，求出由前述三个方程组，求出状态转换表状态转换表 和和状态转换图。状态转换图。 计计数顺顺序Q3 Q2 Q1 Q0输输出B 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 4 4位二进制位二进制 减法计数器减法计数器 状态转换表状态转换表 c.c.集成同步二进制加集成同步二进制加/ /减计数器减计数器(74(74LS191)LS191) 输入脉冲输入脉冲 低电平加计数低电平加计数 高电平减计数高电平减计数 异步置数异步置数 计数使能计数使能 当当C/B=1C/B=1时时 ，输出负脉，输出负脉 冲冲 LDLD U/DU/D D D3 3 DD 0 0Q Q3 3 QQ 0 0 C/BC/B7474LS191LS191 逻辑功能示意图逻辑功能示意图 CPCP I I S S CPCP O O 进位进位/ /借位输出端借位输出端 CPCP S S LDLDU/DU/D状态状态 X X X X 0 0 X X 预置数预置数( (异步异步) ) X X 1 1 1 1 X X 保持保持 0 0 1 1 0 0 加法计数加法计数 0 0 1 1 1 1 减法计数减法计数 4 4位同步二进制加位同步二进制加/ /减法计数器减法计数器7474LS191LS191的的功能表功能表 例例 P287 P287 图图6.3.176.3.17 具有两个脉冲源的同步二进制加具有两个脉冲源的同步二进制加/ /减法计数减法计数 器器7474LS193LS193。 2. 2. 同步同步十进制十进制计数器计数器 加法计数器加法计数器7474LS160LS160 减法计数器减法计数器 加加/ /减减( (可逆可逆) )计数器计数器7474LS190LS190 同步十进制加法计数器要实现如下功能：同步十进制加法计数器要实现如下功能： 0000000000010001001000100011001101000100 010101010110011001110111100010001001 1001 基本原理图基本原理图 a.a.同步十进制加法计数器同步十进制加法计数器 提问：提问： 如何分析如何分析? ?指出分析步骤指出分析步骤 。 (1)(1)写写驱动方程；驱动方程； (2) (2)将将驱动方程驱动方程代入代入特性特性 方程方程得得状态方程；状态方程； (3)(3)写写输出方程输出方程 (4) (4)求出求出状态转换表状态转换表和和 状态转换图。状态转换图。 集成：十进制加法计数器集成：十进制加法计数器7474LS160LS160 LDLD R RD D EPEP ETET D D3 3 DD 0 0 Q Q3 3 QQ 0 0 C C 7474LS160LS160 逻辑功能示意图逻辑功能示意图 7474LS160LS160和和7474LS161LS161的引脚及逻辑功能完的引脚及逻辑功能完 全相同，不同之处仅在于全相同，不同之处仅在于7474LS160LS160是是十十进制进制 计数器，计数器，7474LS161LS161是是十六十六进制计数器进制计数器。 逻辑功能表逻辑功能表同同7474LS161LS161。 CPCP R RD D LDLDEP ETEP ET状态状态 X X 0 0 X X X X X X 异步置异步置0 0 1 1 0 0 X XX X同步置数同步置数 X X X X 1 1 1 1 1 1 1 1 0 10 1 X 0X 0 保持保持( (保持进位保持进位 ) ) 保持保持( (清除进位清除进位 ) ) 1 1 1 1 1 11 1计数计数 同步加法计数器同步加法计数器7474LS161/74LS160LS161/74LS160的功能表的功能表 b.b.同步十进制减法计数器同步十进制减法计数器 基本原理图基本原理图 提问：提问： 如何分析如何分析? ?指出分析步骤指出分析步骤 。 (1)(1)写写驱动方程；驱动方程； (2) (2)将将驱动方程驱动方程代入代入特性特性 方程方程得得状态方程；状态方程； (3)(3)写写输出方程输出方程 (4) (4)求出求出状态转换表状态转换表和和 状态转换图。状态转换图。 集成：十进制加集成：十进制加/ /减法计数器减法计数器7474LS190LS190 7474LS190LS190和和7474LS191LS191的的引脚及逻辑功能引脚及逻辑功能完完 全相同，不同之处仅在于全相同，不同之处仅在于7474LS190LS190是是十十进制进制 计数器，计数器，7474LS191LS191是是十六十六进制计数器进制计数器。 LDLD U/DU/D D D3 3 DD 0 0Q Q3 3 QQ 0 0 C/BC/B7474LS190LS190 逻辑功能示意图逻辑功能示意图 CPCP I I S S CPCP O O CPCP S S LDLDU/DU/D状态状态 X X X X 0 0 X X 预置数预置数( (异步异步) ) X X 1 1 1 1 X X 保持保持 0 0 1 1 0 0 加法计数加法计数 0 0 1 1 1 1 减法计数减法计数 同步加同步加/ /减法计数器减法计数器7474LS191/74LS190LS191/74LS190的功能表的功能表 二、异步计数器二、异步计数器 异步计数器的触发器不是同步翻转 的，分析方法不能套用同步时序电路的 分析方法；然而一般性的异步时序电路 分析方法较为复杂，这里采用波形图法 。 1.1.异步异步二二进制计数器进制计数器 分析：分析： 所有J、K均接至1，均处于翻转状态,但 时钟信号CP不同； FF0遇CP下降沿翻转， FF1遇Q0下降沿 翻转， FF2遇Q1下降沿翻转。 这是什么 ？ 每来一个CP脉冲，由Q Q 2 2Q Q1 1Q Q0 0 所描述的二 进制数加1，每8个脉冲循环一次，因此为3位 异步二进制加法加法计数器(模为8)； 结论：结论： Q0是CP的二分频，Q1是CP的四分频，Q2 是CP的八分频，因此该计数器也可当分频器用 。 分析：分析： 所有J、K均接至1，均处于翻转状态,但 时钟信号CP不同； FF0遇CP下降沿翻转，FF1遇Q0下降沿(Q0 上升沿)翻转， FF2遇Q1下降沿(Q1上升沿)翻 转。 这是什么 ？ FF0 FF1 FF2 每来一个CP脉冲，由Q Q 2 2Q Q1 1Q Q0 0 所描述的二 进制数减减1，每8个脉冲循环一次，因此为3位 异步二进制减法减法计数器(模为8)； 结论：结论： Q0是CP的二分频，Q1是CP的四分频，Q2 是CP的八分频，因此该计数器也可当分频器用 。 2.2.异步异步十十进制计数器进制计数器 异步十进制加法计数器是在4位异步二进制 加法计数器的基础上加以修改得到的，修改时 要解决的问题是，如何使4位二进制计数器在 计数至1001时，其次态为0000而不是1010。 异步十进制加法计数器典型电路 00000111正常计数 ； 0111+1=？1000 1000+1=？1001 1001+1=？0000 二五十进制异步计数器74LS290的逻辑图 Q0是对CP0的二进制计数器，Q3Q2Q1是对 CP1的五进制计数器，将Q0和CP1连接起来组成 十进制计数器； RO1RO2均为高电平时，对计数器异步清0； S91S92均为高电平时，对计数器异步置9。 三、任意进制计数器的构成方法三、任意进制计数器的构成方法 目前市场上销售的计数器有十进制、4 位二进制(16进制)、7位二进制、12位二 进制、14位二进制等，当我们所需要的 计数器的模不同于市场上所销售的，则 需要用已有的集成计数器构建。 假定已有N进制计数器，我们需要的是 M进制计数器，这时可能有MN两种 情况，现分别加以讨论。本教材以74160 十进制集成计数器为例。 1. 1. MNMN的情况的情况 情况1：当M可分解为M=N1N2。 例：用两片同步十进制计数器74160接成 100进制计数器。 同步进位(并行进位)方式 异步进位(串行进位)方式 情况2：当M不可分解，即M为素数。 有两种方法用以解决M不可分解时的扩展 问题，其一是整体清0法，其二是整体置数法 。但由于异步整体清0法有工作不可靠的弊端 ，这里仅介绍整体置数法。 例：用两片同步十进制计数器74160接成 29进制计数器。 01232728 令LD=0，强制置入0000 5.4 时序逻辑电路的设计方法 1.1.计数器设计计数器设计 计数器的设计是对前述计数器原理图分析 的逆过程。 写写驱动方程；驱动方程； 将驱动方程代入特性方程得将驱动方程代入特性方程得状态方程状态方程； 写写输出方程；输出方程； 求出求出状态转换表状态转换表和和状态转换图。状态转换图。 回忆分析步骤： 时序逻辑电路图时序逻辑电路图逻辑功能逻辑功能 分析分析 设计设计 例：例：设计一个带进位输出的设计一个带进位输出的1616进制进制(4(4位位 二进制二进制) )计数器计数器。 (1)画状态转换图和状态转换表 Q3 Q2 Q1 Q0进进位C 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 n+1 0 Q (2) 写输出方程 Y=Q3Q2Q1Q0 (3) 写状态方程并和特性方程对比，得驱 动方程。 (4)写出写出驱动方程驱动方程 (5)根据驱动方程驱动方程和和输输 出方程出方程画电路图画电路图 思考题：用触发器设计一个带进位输出 的十三进制计数器，如何设计？(请说出设 计思路)