电路参数及其提取.pps

1 1 Department of Microelectronics, PKU，Xiaoyan Liu 第六章电路参数及其提取 第一节 信号传输延迟 第二节 功 耗 2 2 Department of Microelectronics, PKU，Xiaoyan Liu 第一节 信号传输延迟 数字电路的延迟由四部分组成： v 门延迟 v 连线延迟 v 扇出延迟 v 大电容延迟 3 3 Department of Microelectronics, PKU，Xiaoyan Liu 由与输出节点相关的微分方程描述 近似处理简化的RC充放电近似 tp = 0.69 CL (Reqn+Reqp)/2 ln(2) 一、CMOS门延迟 4 4 Department of Microelectronics, PKU，Xiaoyan Liu 延迟和输入信号相关 Low high变化 两个输入同时变低 tpLH 0.69 Rp/2 CL 只有一个输入变低 tpLH 0.69 Rp CL High low 变化 两个输入同时变高 tpLH 0.69 2Rn CL CL B Rn A Rp B Rp A Rn Cint NAND 的延迟估计 5 5 Department of Microelectronics, PKU，Xiaoyan Liu 二、连线延迟 interwire fringe pp 6 6 Department of Microelectronics, PKU，Xiaoyan Liu 描述引线RC延迟的模型可以分为集总模型（lumped model）和分布 模型（distributed model） 集总模型 RC延迟 cwire Driver capacitance per unit length Vout Clumped RDriver Vout 简单适于短引线 (r,c,L) VNVin rL Vin VN rLrLrLrL cLcLcLcLcL r,c单位长度的引线电阻、电容 7 7 Department of Microelectronics, PKU，Xiaoyan Liu 分布模型（distributed model） RC延迟 节点i的电压所满足的方程 网络节点分得很密 延迟时间与连线的长度的 平方成正比！ 长连线加驱动器缓冲器buffer反相器链 8 8 Department of Microelectronics, PKU，Xiaoyan Liu 门延迟和引线延迟一起考虑 RDriver Vin Vout rw,cw,L 门延迟和引线延迟的总延迟时间为 t= 0.69RDriverCw + (RwCw)/2 = RDriverCw + 0.5rwcwL2 Rw = rwL , Cw = cwL 长连线加驱动器缓冲器buffer反相器链 9 9 Department of Microelectronics, PKU，Xiaoyan Liu CLK PAD 1500Cu 500Cu1200Cu 750Cu Cu buffer0 buffer1 buffer2 buffer3 buffer4 CLK1 CLK2 CLK3 CLK4 三、电路扇出延迟 逻辑门的输出端所接的输入门的个数称为电 路的扇出：Fout。 对于电路扇出参数的主要限制是： 1111 Department of Microelectronics, PKU，Xiaoyan Liu 扇出端的负载等于每个输入端的栅电容之 和： 在电路设计中， 如果一个反相器的扇出为 N，即Fout=N。其驱动能力应提高N倍， 才能获得与其驱动一级门相同的延迟时间 。否则它的上升及下降时间都会下降N倍 。 1212 Department of Microelectronics, PKU，Xiaoyan Liu 采用加入缓冲器使大扇入和大扇出相隔离 CL CL 四、大电容负载驱动电路 问题：一个门驱动非常大的负载时，会引起延 迟的增大。由于外部电容比芯片内部标准门栅 电容可能要大几个数量级。要想在允许的门延 迟时间内驱动大电容负载，只有提高 即增大W，将使栅面积LW增大，管子的输入 电容（即栅电容）Cg也随之增大，它相对于 前一级又是一个大电容负载。问题并没有解决 ？ Mead和Conway论证了用逐级放大反相器构成 的驱动电路可有效地解决驱动大电容负载问题 。 1414 Department of Microelectronics, PKU，Xiaoyan Liu 设计关键： 驱动负载CL需要多少级才能使延迟最小？ 每级反相器的尺寸如何确定？ M 1515 Department of Microelectronics, PKU，Xiaoyan Liu 驱动负载时反相器的延迟 Delay=Delay(本征） Delay(负载 ） 设Wp2Wn2W时上拉和下拉的电流相 同，即有相同的上升和延迟时间 等价于RC网络 对于反相器链有： Cgin，j未知 若反相器间保持固定的比例则 设每级间的尺寸比为f，即每级有相同的延迟 对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延 迟最小条件下的优化尺寸 忽略了反相器自身的负载，本征负载Cint 1818 Department of Microelectronics, PKU，Xiaoyan Liu 1919 Department of Microelectronics, PKU，Xiaoyan Liu 反相器链举例 2020 Department of Microelectronics, PKU，Xiaoyan Liu Logical Effort 延迟模型 一般分析逻辑门的延迟是基于负载的，若要准确计算需 要精确的寄生参数和版图信息。但在逻辑设计和电路设 计阶段，无法得到这些信息，因此需要新的模型对延迟 进行预算，而不必基于准确的寄生参数。 Logical Effort，LE通过比较不同逻辑结构的 延迟，评估CMOS电路的延迟 2121 Department of Microelectronics, PKU，Xiaoyan Liu 门延迟: gate delay d = h + p effort delayintrinsic delay Effort delay: h = g f logical effort effective fanout = Cout/Cin Logical effort 与电路拓扑结构相关，与器件的尺寸无关 Effective fanout (electrical effort) 是负载和器件尺寸的函数 逻辑门中的延迟 门延迟的仔细区分 依赖于负载和逻辑特性 依赖寄生特性 2222 Department of Microelectronics, PKU，Xiaoyan Liu Logical Effort 反相器的logical effort 和 intrinsic delay 是所有静态 CMOS 门中最小的，取为1 Logical effort 是该逻辑门和反相器在流过相同电流的 条件下逻辑门的输入电容与反相器的输入电容的比值 ，它独立于MOSFET的尺寸 逻辑门越复杂，Logical effort 越大 Logical effort 是该逻辑门和反相器在流过相同电流的条件下逻辑门的 输入电容与反相器的输入电容的比值 g = 1 g = 4/3g = 5/3 A + B A B AB A B A B AB A A A2 1 Cunit = 3 22 2 2 Cunit = 4 4 4 11 Cunit = 5 2424 Department of Microelectronics, PKU，Xiaoyan Liu 各输入端的LE可 能不一样 A B C 2525 Department of Microelectronics, PKU，Xiaoyan Liu Logical Effort 2626 Department of Microelectronics, PKU，Xiaoyan Liu 对于非标准逻辑门 和非标准但K相同的反相器比 等效反相器为 2727 Department of Microelectronics, PKU，Xiaoyan Liu Logical Effort of Gates Fan-out (h) Normalized delay (d) t 1 23 4 5 6 7 pINV tpNAND F(Fan-in) g = 1 p = 1 d = h+1 g = 4/3 p = 2 d = (4/3)h+2 2828 Department of Microelectronics, PKU，Xiaoyan Liu d = h + pg fp 对于扇出为4的标准反相器 g=1, f=4 若g0，p0, d=gf+p=4 若g 1，p1, d=gf+p=5 对于N级标准反相器构成的环振 g=1, f=1 若g 0，p0, d1=gf+p=1 DNd1N， freq1/2*N 若g 1，p1, d1=gf+p=2 DNd12*N， freq1/4*N 2929 Department of Microelectronics, PKU，Xiaoyan Liu Stage effort: hi = gifi Path electrical effort: F = Cout/Cin Path logical effort: G = g1g2gN Branching effort: B = b1b2bN Path effort: H = GFB Path delay D = Sdi = Spi + Shi N级逻辑门相连 3030 Department of Microelectronics, PKU，Xiaoyan Liu Branching effort: 有分支的情况 3131 Department of Microelectronics, PKU，Xiaoyan Liu 优化设计 当每一级具有相同effort delay时，为最优设计: N级的最小延迟为 每一级的等效扇出为: 即 Stage efforts: g1f1 = g2f2 = = gNfN 3232 Department of Microelectronics, PKU，Xiaoyan Liu 对于给定的负载CL和给定的第一级的输入电容Cin, 可以证明最优的级数N和级间比例为： 称为 best stage effort 3333 Department of Microelectronics, PKU，Xiaoyan Liu 计算出总的: F = GBH 估算出总级数 计算 stage effort f = F1/N 按所需的级数实现逻辑功能 逐级确定尺寸: Cin = Cout*g/f Reference: Sutherland, Sproull, Harris, “Logical Effort”, Morgan-Kaufmann 1999. 优化设计方法 3434 Department of Microelectronics, PKU，Xiaoyan Liu 例：确定下列电路的尺寸，使延迟最小 g = 1 f = a g = 5/3 f = b/a g = 5/3 f = c/b g = 1 f = 5/c Effective fanout, F = 5 G = 25/9 H = FBG=125/9 = 13.9 h = 1.93H1/4 a = 1.93 b = ha/g2 = 2.23 c = hb/g3 = 5g4/f = 2.59 hgf 1 a b c CL 5 3535 Department of Microelectronics, PKU，Xiaoyan Liu 3636 Department of Microelectronics, PKU，Xiaoyan Liu 第二节 功 耗 在功耗设计中主要考虑三个因素： 一 导体的电迁移现象； 二 散热问题； 三 供电问题。 3737 Department of Microelectronics, PKU，Xiaoyan Liu P6 Pentium 486 386 286 8086 8085 8080 8008 4004 0.1 1 10 100 197119741978198519922000 Year Power (Watts) 微处理器的功耗不断增加 功耗及其散热将成为限制集成电路缩小的主要因素 为什么需要考虑功耗? 芯片的功率密度 4004 8008 8080 8085 8086 286 386 486 Pentium P6 1 10 100 1000 10000 19701980199020002010 Year Power Density (W/cm2) Hot Plate Nuclear Reactor Rocket Nozzle Suns Surface chips might become hot 为什么需要考虑功耗? 电池的体积/重量 Expected battery lifetime increase over the next 5 years: 30 to 40% From From RabaeyRabaey, 1995, 1995 65 70 75 80 85 90 95 0 10 20 30 40 50 Rechargable Lithium Year Nickel-Cadmium Ni-Metal Hydride Nominal Capacity (W-hr/lb) Battery (40+ lbs) 为什么需要考虑功耗? 待机功耗 qDrain leakage will increase as VT decreases to maintain noise margins and meet frequency demands, leading to excessive battery draining standby power consumption. 8KW 1.7KW 400W 88W 12W 0% 10% 20% 30% 40% 50% 20002002200420062008 Standby Power Source: Borkar, De Intel Year20022005200820112014 Power supply Vdd (V)1.51.20.90.70.6 Threshold VT (V)0.40.40.350.30.25 and phones leaky! 4141 Department of Microelectronics, PKU，Xiaoyan Liu 对于利用0.25 微米工艺制备的芯片，电源电压为2.5V ， 500 MHz 的时钟频率下，平均负载电容为15fF/