MS320C54x硬件结构.ppt

第2章 TMS320C54x硬件结构 n2.1 TMS320C54x的特点和硬件组成框图 n2.2 TMS320C54x的总线结构 n2.3 TMS320C54x的存储器分配 n2.4 中央处理单元（CPU） n2.5 TMS320C54x片内外设简介 n2.6 硬件复位操作 n2.7 TMS320VC5402引脚及说明 2.1 TMS320C54x的特点和硬件组成框图 nTMS320C54x的主要特性如下所示： CPU n先进的多总线结构。 n40位算术逻辑运算单元（ALU）。 n17位17位并行乘法器与40位专用加法器相连。 n比较、选择、存储单元（CSSU）。 n指数编码器可以在单个周期内计算40位累加器中数值的指 数。 n双地址生成器包括8个辅助寄存器和两个辅助寄存器算术 运算单元（ARAU）。 返回首页 存储器 n64 K字程序存储器、64 K字数据存储器以及64 K 字I/O空间。在C548、C549、C5402、C5410和 C5420中程序存储器可以扩展。 指令系统 n单指令重复和块指令重复操作。 n块存储器传送指令。 n32位长操作数指令。 n同时读入两个或3个操作数的指令。 n并行存储和并行加载的算术指令。 n条件存储指令。 n从中断快速返回指令。 在片外围电路（如图2-1所示） n软件可编程等待状态发生器。 n可编程分区转换逻辑电路。 n带有内部振荡器。 n外部总线关断控制，以断开外部的数据总线、地 址总线和控制信号。 n数据总线具有总线保持器特性。 n可编程定时器。并行主机接口（HPl）。 电源 n可用IDLEl、IDLE2和IDLE3指令控制功耗，以工 作在省电方式。 n可以控制关断CLKOUT输出信号。 在片仿真接口 n具有符合IEEEll49.1标准的在片仿真接口（JTAG ）。 速度 n单周期定点指令的执行时间为25/20/15/12.5/10- ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)。 型 号 电 压 （V） 片内存储器片内外设 指令周期 (ns) 封装形式 RAM1 （千字） ROM （千字） 串行口定时器 主机 接口 引脚类型 TMS320C5415.0528223125100TQPF TMS320LC5413.3528223120/25100TQPF TMS320C5425.010223125128/144TQPF TMS320LC5423.310224120/25100TQPF TMS320LC5433.310224120/25128TQPF TMS320LC5453.3648725120/25128TQPF TMS320LC545A3.3648725115/20/25100TQPF TMS320LC5463.3648725120/25100TQPF TMS320LC546A3.3648725115/20/25144BGA/TQPF TMS320LC5483.332225115/20144TQPF/BGA TMS320LC5493.3321636112.5/15144TQPF/BGA TMS320VC5493.3(内核2.5)321636110144TQPF/BGA TMS3220VC54023.3(内核2.8)1642210144TQPF/BGA TMS3220VC54093.3(内核2.8)3243110144TQPF/BGA TMS3220VC54103.3(内核2.5)6463110144TQPF/BGA TMS3220VC54203.3(内核2.8)10006110144TQPF/BGA 1. TMS320C54x DSP的主要特性 2. TMS320C54x的硬件结构框图 控制界面 系统控制程序地址控制数据地址控制 乘法器 加法器 算术逻 辑运算 桶形 移位器 程序/数据存储器 串行口 并行口 定时器 计数器 中断 I/O扩展口 中央处理器比较器 特殊功能 寄存器 存储 控制 界面 外设 控制 界面 PAB PB CAB CB DAB DB EAB EB 它围绕8条总线由10大部分组成: 2.2 TMS320C54x的总线结构 nTMS320C54x DSP采用先进的哈佛结构并具有八 组总线，其独立的程序总线和数据总线允许同时 读取指令和操作数，实现高度的并行操作。 n采用各自分开的数据总线分别用于读数据和写数 据，允许CPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许CPU同时访问程序指令和数据。 返回首页 1.总线数目与作用 1条程序总线(PB)： 传送取自程序存储器的指令代码和立即操作数 3条数据总线(CB、DB和EB)： 将内部各单元连接在一起 4条地址总线(PAB、CAB、DAB和EAB)： 传送执行指令所需的地址 返回本节 图2-1 TMS320C54x DSP的内部硬件组成框图1 2. 各种方式所用到的总线 读/写方式 地址总线程序总线数据总线 PABCABDABEABPBCBDBEB 程序读 程序写 单数据读 双数据读 长数据（32位）读(hw)(lw)(hw)(lw) 单数据写 数据读/数据写 双数据读/系数读 外设读 外设写 2.3 TMS320C54x的存储器分配 n2.3.1 存储器空间 n2.3.2 程序存储器 n2.3.3 数据存储器 n2.3.4 I/O存储器 返回首页 2.3.1 存储器空间 nTMS320C54x存储器由3个独立的可选择空间组 成：程序空间、数据空间和I/O空间。 n程序存储器空间包括程序指令和程序中所需的常 数表格；数据存储器空间用于存储需要程序处理 的数据或程序处理后的结果；I/O空间用于与外部 存储器映象的外设接口，也可以用于扩展外部数 据存储空间。 图2-2 TMS320VC5402存储器分配图 图2-3 C5402扩展程序存储器图 返回本节 2.3.2 程序存储器 n通过MP/和OVLY位的设置，可以实现对片内存储 器（ROM、RAM）的配置，即哪些片内存储器 映象在程序存储器空间。 n器件复位时，复位、中断和陷阱中断的向量映象 在地址FF80H开始的程序存储器空间。然而，复 位后这些向量可以被重新映象在程序存储器空间 任何128字页的开始。这样，可以把向量表移出 引导ROM，并重新配置其地址。 返回本节 2.3.3 数据存储器 n通过对处理器方式状态寄存器PMST的DROM位 的设置，将片内ROM配置在数据存储器空间（ DROM=1），这样，可以用指令将片内ROM作为 数据存储器中的数据ROM来读取。复位时， DROM位被清0。 n64K字的数据存储器空间包括数据存储器映象寄 存器，0000H001FH是常用的CPU寄存器地址 ，0020H005FH是片内外设寄存器的地址。表2 -1 表2-1 存储器映象寄存器 名称地址说明 IMR0中断屏蔽寄存器 IFR1中断标志寄存器 STO6状态寄存器0 STl7状态寄存器1 名称地址说明 AL8累加器A低16位 AH9累加器A高16位 AGAH累加器A最高8位 BLBH累加器B低16位 BHCH累加器B高16位 BGDH累加器B最高8位 TREGEH暂存器 TRNFH状态转移寄存器 AR0710H17H辅助寄存器 SP18H堆栈指针 BK19H循环缓冲大小 BRC1AH块重复计数器 RSA1BH块重复起始地址寄存器 名称地址说明 REA1CH块重复终止地址寄存器 PMST1DH处理器方式状态寄存器 XPC1EH扩展程序计数器 TIM24H定时器0寄存器 PRD25H定时器0周期寄存器 TCR26H定时器0控制寄存器 SWWSR28H软件等待状态寄存器 BSCR29H分区转换控制寄存器 SWCR2BH软件等待状态控制寄存器 HPIC2CH主机接口控制寄存器 TIM130H定时器1寄存器 PRD131H定时器1周期寄存器 TCR132H定时器1控制寄存器 GPIOCR3CH通用I/O控制寄存器，控制主机接口和TOUTl GPIOSR3DH通用I/O状态寄存器，主机接口作通用I/O时有用 返回本节 2.3.4 I/O存储器 n除程序存储器空间和数据存储器空间外，C54x系 列器件还提供了I/O存储器空间，利用I/O空间可 以扩展外部存储器。 I/O存储器空间为64K字（ 0000hFFFFh），有两条指令PORTR和 PORTW可以对I/O存储器空间操作，读写时序与 程序存储器空间和数据存储器空间有很大不同。 返回本节 2.4 中央处理单元（CPU） nCPU的基本组成如下： nCPU状态和控制寄存器 n40位算术逻辑单元（ALU） n40位累加器A和B n桶形移位寄存器 n乘法器/加法器单元 n比较、选择和存储单元（CSSU） n 指数编码器 返回首页 1算术逻辑单元（ALU）和累加器 nTMS320C54x使用40位算术逻辑单元（ALU）和 两个40位累加器（ACCA和ACCB）来完成算术 运算和逻辑运算，且大多数都是单周期指令。 ALU功能框图如图2-4所示。 CB15CB0 DB15DB0 暂存器T 符号控制符号控制 乘数Y乘数X XY 算术逻辑单元(ALU) 累加器A累加器B 乘数 MAC输出 移位器输出 运算部件 1）算术逻辑单元（ALU） 2）累加器 累加器A和B都可分成3个部分: 累加器在CPU中的表示: AHAGAL BHBGBL 累加器A 累加器A累加器B 31161503932 39323116150 例：假设累加器A=FF 1234 5678H，执行带移位的STH和STL 指令后，数据存储单元T中的结果： STH A，8，T STH A，-8，T STL A，8，T STL A，-8，T 2桶形移位寄存器 n如图所示为桶形移位寄存器的功能框图。桶形移 位寄存器的输入可以为：从DB获得的16位操作 数；从DB和CB获得的32位操作数；从累加 器A或B获得的40位操作数。桶形移位寄存器的输 出连到ALU或经过MSW/LSW写选择单元至EB总 线。 来自累加器ACB15CB0 DB15DB0 符号控制 桶形移位器 （-1631） 写选择 MSW/LSW 乘法器MUX 来自累加器B TC（测试位） CSSU ALU SXM T：-1631 ASM（40）：-1615 指令寄存器立即数：-1615或015 EB15EB0 桶形移位器 例 对累加器A执行不同的移位操作 ADD A，-4，B ADD A，ASM，B 3乘法器/加法器单元 nC54x CPU有一个1717位的硬件乘法器，与40位 的专用加法器相连，可以在单周期内完成一次乘 法累加运算。其功能框图如图2-6所示。乘法器的 输出经小数/整数乘法（FRCT）输入控制后加到 加法器的一个输入端，加法器的另一个输入端来 自累加器A或B。 n加法器还包括零检测器、舍入器（二进制补码） 及溢出/饱和逻辑电路。 0 来自累加器A 溢出（OVA/OVB） 结果0（ZA/ZB） 加数Y加数X CB15CB0 DB15DB0 PB15PB0 暂存器T 符号控制符号控制 X Y 乘法器（1717） 小数/整数 0检测舍入 状态 加法器（40） 来自累加器B 溢出模式（OVM） 至累加器A/B 乘数 乘数Y乘数X 乘法器/加法器单元 4比较、选择和存储单元（CSSU） n比较、选择和存储单元（CSSU）完成累加器的 高位字和低位字之间的最大值比较，选择累加器 中较大的字并存储在数据存储器中，不改变状态 寄存器ST0中的测试/控制位和传送寄存器（TRN ）的值。 累加器A 比较COMP 写选择 MSW/LSW 乘法器MUX 累加器B CSSU EB15-EB0 状态移位TRN 测试TC 桶形移位器 比较、选择和存储单元 5指数编码器 指数编码器是用于支持单周期指令EXP的专用硬件。 在EXP指令中,累加器中的指数值能以二进制补码的形式 存储在T寄存器中,范围为831位。 指数值定义为前面的冗余位数减 8 的差值,即累加器中为 消除非有效符号位所需移动的位数。 当累加器中的值超过32位时，该操作将产生负值。 【例】 EXP A ；（冗余符号位-8）T寄存器 ST T，EXPONET ；将指数值存到数据存储器中 NORM A ；对累加器进行归一化 6CPU状态和控制寄存器 nTMS320C54x有三个状态和控制寄存器，分别为 状态寄存器ST0、状态寄存器ST1和处理器方式 状态寄存器PMST。ST0和ST1包括各种工作条件 和工作方式的状态，PMST包括存储器配置状态 和控制信息。 n状态寄存器ST0的位结构如图2-9所示，表2-2所 示是ST0的说明。 图2-9 状态寄存器ST0位结构 1513121110980 ARPT C COV A OV B DP 表2-2 状态寄存器ST0 151413121110987654 0 BR AF CP L XFHMINT M 0OV M SX M C16FR CT CM PT AS M 图2-10 状态寄存器ST1的位结构 表2-3 状态寄存器ST1(1) 表2-3 状态寄存器ST1(2) 1576543210 IPTRMP/ MC OV LY AV IS DRO M CLKO FFt SMU Lt SS Tt 图2-11 处理器方式状态寄存器 PMST的位结构 表2-4 状态寄存器PMST 返回本节 2.5 TMS320C54x片内外设简介 1通用I/O引脚 2定时器 3时钟发生器 4主机接口（HPI） 5串行口 6软件可编程等待状态发生器 7可编程分区转换逻辑 返回首页 2.6 硬件复位操作 复位期间，处理器进行以下操作： nPMST中的中断向量指针IPTR设置成1FFH。 nPMST中的MP/位设置成与引脚MP/状态相同的值 。