测控技术与仪器 毕业论文范文——远程数据传输中并行转串行LVDS接口设计

远程数据传输中并行转串行LVDS接口设计摘 要随着信息技术的发展，数据的传输量越来越大，数据的传输速度也要求越来越快。普通并行I/O接口电路由于受到自身电路结构和传输线的限制，已经不能满足不断发展的高速微处理器、多媒体、光传输连接、智能路由器以及网络技术的数据带宽要求。而且，随着数据传输速度的提高，怎样保持低功耗也成为人们关注的一个焦点。为此，迫切需要寻求新的I/O接口电路来解决当今所面临的严重问题。LVDS（低压差分信号）是一种小振幅差分信号技术。作为一个高速信号传输的接口标准，LVDS 具有高速度、低功耗、低噪声、低成本等优点，在广泛的领域里解决了高速数据传输的瓶颈问题。LVDS高速接口是当前CMOS电路设计中的重要研究课题，本文就设计一种高速的HVDS高速接口电路。它采用FPGA（XILINX公司的XC2S50E）作为系统的控制芯片，实现对LVDS串化器（DS92LV1023）的控制。XC2S50E首先接收8位数据信号并缓冲变换成10位并行数据；DS92LV1023串化器在XC2S50E的控制下接收10位并行信号，并将其转换为串行信号。由于本设计要实现的是长线传输,要求传输距离达到50m以上,而差分串行信号在传输过程中会出现衰减,因此在信号发送端使用CLC001驱动器对信号进行加强后，才可发送出去，最后在终端采用RJ45接口作为中继接口，实现数据的中继接收。本论文详细叙述对并转串LVDS的整个硬件电路的设计，包括LVDS 原理、FPGA的介绍及各种硬件电路的制图。并且给出FPGA的倍频、分频、8/10位数据变换仿真程序，并得出时序波形图。仿真表明设计实现的硬件电路及软件程序运行情况良好，实现了预定的功能需求。关键词：LVDS，FPGA，并串转换，缓冲，LVDS驱动The Design of Parallel to SerialLVDS Interface in Remote Data TransmissionAbstractWith the development of information technology，more and more data traffic quantity expands and the speed of data transmission is required more and more quicklyThe common parallel I/O interface circuit，because of its own transmission line and circuit structures restrictions，can no longer meet the continuous development of high speed microprocessors，multimedia，optical transmission connection，smart routers，and the data bandwidth of network technology requirementsMoreover, with the improvement of data transmission speed，how to maintain low power consumption has become a focus of attentionIn this case，we urgently need to find new I/O interface circuit to solve these serious problemsLVDS (Low Voltage Differential Signaling) is an international common interface standard that is applied for high speed signal transceiver. It solves bottleneck problems in extensive application fields thanks for its advantages of high speed, low power, lower noise and cost saving.Nowadays the high-speed LVDS interface is a very important research subjectin circuit design. In this paper, we design a high speed LVDS interface circuit. It uses FPGA (XC2S50E of the XILINX company) as a system control chip to realize the control LVDS serializer (DS92LV1023). The first XC2S50E receive 8-bit data signal, after buffer to convert it into a 10-bit parallel data. The DS92LV1023 serializer receives the 10-bit parallel data behind the control of XC2S50E, and converts the parallel signal to serial signal. Because of this design is to achieve long-term transmission, the transmission distance must be up to 50m, but the differential serial signals occur attenuation during the transmission. Therefore the transmitter must use CLC001 driver to strengthen the signal only before sending out to the final RJ45 interfaces that is a terminal used as a relay interface for data reception.This paper describes serialize LVDS circuit on the entire hardware design in detail, including the principle of LVDS and FPGA, drawing of various kinds hardware circuit. And give FPGA multiplier, divider, 8 / 10 bit data transformation emulator program, and give timing waveforms.Simulation results show that the hardware circuit design and software implementation run well and achieve the intended functional requirements.Keywords: LVDS, FPGA, serialize，buffer, voltage reference，LVDS driver1 绪 论1.1 研究背景和意义随着信息技术的发展，数据的传输量越来越大，数据的传输速度也要求越来越快。普通并行I/O接口电路由于受到自身电路结构和传输线的限制，已经不能满足不断发展的高速微处理器、多媒体、光传输连接、智能路由器以及网络技术的数据带宽要求。而且，随着数据传输速度的提高，怎样保持低功耗也成为人们关注的一个焦点。为此，迫切需要寻求新的I/O接口电路来解决当今所面临的严重问题。基于串行接口技术的低压差分信号传输技术(LVDS：Low Voltage Differential Signaling)便是解决当今普通并行I/O接口问题的一种新技术，它采用数据串行化差分信号传输方式，可以有效地降低噪声和低电磁干扰，还具有低功耗、低噪声、低成本等优点。随着3G技术的迅猛发展，LVDS接口电路作为一种具有诸多优势的接口技术，逐渐成为人们的研究重点。由于能够降低互连总线的条数、降低复杂度、减小功耗、降低成本，能使系统可靠性提高，被应用于总线互联中。而作为3G技术融合的核心接口电路，其技术和产品基本上都被国外公司所垄断，从而国家每年都要花费大量的经费来购买，同时也不利于国家的信息安全1。在测试测量领域，系统与系统之间，系统模块间需要传输大量数据。总线是服务于系统的一个很重要的组成部分，它作为系统间通信的桥梁，对提高系统性能起着至关重要的作用，为系统之间的数据传输提供了有效保证。现在， 各种系列的传输设备或传输系统均使用价格便宜、取材方便的双绞线, 来传输高质量的视频信号、音频信号和控制数据, 且其传输距离可选。虽然使用品牌系列双绞线所组成的传输系统具有独特亮度/色度处理、多级瞬态冲击保护及超强的干扰抑制能力, 但在数据高速传输中 其高可靠性技术指标却并不能符合要求， 其所面临的问题是如何应用先进的技术来保证数据在双绞线缆中的高速传输。而将低电压差分信号(LVDS) 串行器-解串器用于双绞线电缆数据高速传输系统不失为一种新技术，很多公司的芯片正是利用这种技术完成了高频信号的远端传输。1.2 国内外研究现状 1.2.1 国外研究现状从上世纪九十年代以来，国外的各大公司已开始关注着接口电路研究与发展，相继推出了许多相关产品，主要体现在三个方面：1)垄断性强、产品丰富。LVDS产品都被国外大公司，如MAXIM、Intersil、Micrel、Agilent、TI等占有，涵盖整个接口电路，频率从几十兆到几吉，能够完全满足用户要求。2)性能高。如2.5Gbps的LVDS串化器和解串器，在018um的工艺下，面积为1230um248um，功耗为200mW。3)数据传输速度快。现在LVDS接口电路数据转换速度已经达到了十几吉，还在不断的增长，针对通讯技术发展及3C融合的加快，国外公司加大了在该领域的投入，领先优势不断扩大。 1.2.2 国内研究现状从银河巨型机的高速互连传输使用LVDS技术可以看出，中国电路设计工程师已经开始重视LVDS技术。但国内几乎没有自主设计的LVDS核心电路和芯片，使用的基本上都是国外厂商提供的成品。即使有，都仅仅研究领域集中在数据率为2Gbps以下的产品，对于2Gbps以上数据率产品，没有推出。在高校中，陆续在LVDS高速接口电路上进行了许多理论研究，而且提出了一些接口电路设计方案，但仅停留在2Gbps以下的研究，未见其相关产品的出现4。我国在高速接口电路的研究和产品开发方面已经远远落后于国外。接口芯片作为总线互连的核心电路应用越来越广泛，必须加大投入，提升研究实力，才能缩小IC行业差距。1.3 几种常用的总线传输模式 常见的总线传输模式有RS-232、RS-422、RS485、CAN、PCI、USB和SMbus等。（1）RS-232串行总线RS-232-C是美国电子工业协会EIA（Electronic Industry Association）制定的一种串行物理接口标准。RS是英文“推荐标准”的缩写，232为标识号，C表示修改次数。RS-232-C总线标准设有25条信号线，包括一个主通道和一个辅助通道，在多数情况下主要使用主通道，对于一般双工通信，仅需几条信号线就可实现，如一条发送线、一条接收线及一条地线。RS-232-C标准规定的数据传输速率为每秒50、75、 100、150、300、600、1200、2400、4800、9600、19200波特。RS-232-C标准规定，驱动器允许有2500pF的电容负载，通信距离将受此电容限制，例如，采用150pF/m的通信电缆时，最大通信距离为15m；若每米电缆的电容量减小，通信距离可以增加。传输距离短的另一原因是RS-232属单端信号传送，存在共地噪声和不能抑制共模干扰等问题，因此一般用于20m以内的通信3。（2）RS-422标准RS-422标准全称是“平衡电压数字接口电路的电气特性”，它定义了接口电路的特性。实际上还有一根信号地线，共5根线。由于接收器采用高输入阻抗和发送驱动器比RS232更强的驱动能力，故允许在相同传输线上连接多个接收节点，最多可接10个节点。即一个主设备（Master），其余为从设备（Salve），从设备之间不能通信，所以RS-422支持点对多的双向通信。接收器输入阻抗为4k，故发端最大负载能力是104k+100（终接电阻）。RS-422四线接口由于采用单独的发送和接收通道，因此不必控制数据方向，各装置之间任何必须的信号交换均可以按软件方式（XON/XOFF握手）或硬件方式（一对单独的双绞线）。RS-422的最大传输距离为4000英尺（约1219米），最大传输速率为10Mb/s。其平衡双绞线的长度与传输速率成反比，在 100kb/s速率以下，才可能达到最大传输距离。只有在很短的距离下才能获得最高速率传输。一般100米长的双绞线上所能获得的最大传输速率仅为 1Mb/s。RS-422需要一终接电阻，要求其阻值约等于传输电缆的特性阻抗。在矩距离传输时可不需终接电阻，即一般在300米以下不需终接电阻。终接电阻接在传输电缆的最远端。RS-422是差模传输，抗干扰能力强，能传1200米RS232最多传输15米7。（3）RS-485串行总线在要求通信距离为几十米到上千米时，广泛采用RS-485 串行总线标准。RS-485采用平衡发送和差分接收，因此具有抑制共模干扰的能力。加上总线收发器具有高灵敏度，能检测低至200mV的电压，故传输信号能在千米以外得到恢复。 RS-485采用半双工工作方式，任何时候只能有一点处于发送状态，因此，发送电路须由使能信号加以控制。RS-485用于多点互连时非常方便，可以省掉许多信号线。应用RS-485 可以联网构成分布式系统，其允许最多并联32台驱动器和32台接收器。（4）CAN总线CAN 是Controller Area Network 的缩写（以下称为CAN），是ISO国际标准化的串行通信协议。在当前的汽车产业中，出于对安全性、舒适性、方便性、低公害、低成本的要求，各种各样的电子控制系统被开发了出来。由于这些系统之间通信所用的数据类型及对可靠性的要求不尽相同，由多条总线构成的情况很多，线束的数量也随之增加。为适应“减少线束的数量”、“通过多个LAN，进行大量数据的高速通信”的需要，1986 年德国电气商博世公司开发出面向汽车的CAN 通信协议。此后，CAN 通过ISO11898 及ISO11519 进行了标准化，现在在欧洲已是汽车网络的标准协议9。 现在，CAN 的高性能和可靠性已被认同，并被广泛地应用于工业自动化、船舶、医疗设备、工业设备等方面。CAN属于现场总线的范畴,它是一种有效支持分布式控制或实时控制的串行通信网络。它的出现为分布式控制系统实现各节点之间实时、可靠的数据通信提供了强有力的技术支持。它是一种多主总线，通信介质可以是双绞线、同轴电缆或光导纤维。通信速率可达1MBPS。（5）PCI总线PCI是由Intel公司1991年推出的一种局部总线。从结构上看，PCI是在CPU和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。管理器提供了信号缓冲，使之能支持10种外设，并能在高时钟频率下保持高性能，它为显卡，声卡，网卡，MODEM等设备提供了连接接口，它的工作频率为33MHz/66MHz。它的性能特点：1）支持10 台外设；2）总线时钟频率33.3MHz/66MHz；3）最大数据传输速率133MB/s；4）时钟同步方式；5）与CPU 及时钟频率无关；6）总线宽度 32 位（5V）/64 位（3.3V）；7）能自动识别外设10。 PCI （Peripheral Component Interconnect）总线是一种高性能局部总线，是为了满足外设间以及外设与主机间高速数据传输而提出来的。在数字图形、图像和语音处理，以及高速实时数据采集与处理等对数据传输率要求较高的应用中，采用PCI总线来进行数据传输，可以解决原有的标准总线数据传输率低带来的瓶颈问题。（6）USB通用串行总线USB（universal serial bus）为通用串行总线，USB接口位于PS/2接口和串并口之间，允许外设在开机状态下热插拔，最多可串接下来127个外设，传输速率可达480MB/S，P它可以向低压设备提供5伏电源，同时可以减少PC机I/O接口数量。 通用串行总线USB（universal serial bus）是由Intel、 Compaq、Digital、IBM、Microsoft、NEC、Northern Telecom等7家世界著名的计算机和通信公司共同推出的一种新型接口标准。它基于通用连接技术，实现外设的简单快速连接，达到方便用户、降低成本、扩展PC连接外设范围的目的。它可以为外设提供电源，而不像普通的使用串、并口的设备需要单独的供电系统。另外，快速是USB技术的突出特点之一，USB的最高传输率可达12Mbps比串口快100倍，比并口快近10倍，而且USB还能支持多媒体11。（7）SMbus串行总线SMBus是一种二线制串行总线，1996年第一版规范开始商用。它大部分基于I2C总线规范。和I2C一样，SMBus不需增加额外引脚，创建该总线主要是为了增加新的功能特性，但只工作在100kHz且专门面向智能电池管理应用。它工作在主/从模式：主器件提供时钟，在其发起一次传输时提供一个起始位，在其终止一次传输时提供一个停止位；从器件拥有一个唯一的7或10位从器件地址。 SMBus与I2C总线之间在时序特性上存在一些差别。首先，SMBus需要一定数据保持时间，而I2C总线则是从内部延长数据保持时间。SMBus具有超时功能，因此当SCL太低而超过35ms时，从器件将复位正在进行的通信。相反，I2C采用硬件复位。SMBus具有一种警报响应地址(ARA)，因此当从器件产生一个中断时，它不会马上清除中断，而是一直保持到其收到一个由主器件发送的含有其地址的ARA为止。SMBus只工作在从10kHz到最高100kHz。最低工作频率10kHz是由SMBus超时功能决定的。1.4 LVDS总线简介LVDS(Low Voltage Differential Signaling)是一种低振幅差分信号技术，LVDS接口又称RS-644总线接口，是20世纪90年代出现的一种数据传输和接口技术，使用的信号幅度约350mV，非常低。通过一对差分PCB走线或平衡电缆传输数据，具有低功耗、低辐射和高抗噪声等特点。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用16。LVDS最早是由美国国家半导体公司提出的一种高速信号传输电平，此后，在下列两个标准中作了定义。IEEE P1596.3标准，主要面向Scalable Coherent Interface定义了LVDS的电特性，还定义了SCI协议中数据包交换时的编码；ANSI/TIA/EIA.644标准主要定义了LVDS的电特性，并建议了标准推荐的最高数据传输速率是655Mbps。通常LVDS标准是以后者提供的为准19。2001年又重新修订发表了ANSI/TIA/EIA-644标准，标准的参数如表1.1所示。表1.1 ANSI/EIA/EIA-644标准表符号参数最小值最大值单位VOD差模输出电压250400mVVOS输出偏移电压1.1251.375VVODVOD变化范围50mVVOSVOS变化范围50mVIsa，Isb输出电流24mVtrVOD上升时间0.261.5nStfVOD下降时间0.261.5nSIin输入电流20AVth阈电压100mVVin输入电压02.4V采用低电压差分信号LVDS技术的设备电路系统可使传输速度每秒高达数百Mb。但LVDS只能满足短距离的数据高速传输，而不支持长距离传输。但如果加入CLC001高速驱动器就可实现远距离传输，构成一个高速串行总线。它具有低功耗、低误码率、低串扰、低辐射和高速的性能，因此来作为一个高速数据采集时串行总线来传输信号是完全满足要求。所以我们采用LVDS总线来传输数据。1.5 课题的内容特色 课题选择LVDS作为数据传输的核心技术，可以使其数据传输具有低功耗、低误码率、低串扰、低辐射和高速的特点，且可以直接使用双绞线来传输，大大降低了传输的便利实用性，这些特色足以满足高速数据传输需要；整个系统采用FPGA来控制整个系统的工作，采用DS92LV1023专用串化器来得到LVDS串行信号，大大增加了系统的可靠性和高速性，加之于CLC001驱动器的信号加强作用，可以数据传输更远的距离且误码率极低。同时采用光耦合器来隔离前端信号和FPGA，使得前后端之间几乎没有干扰12。1.6 本课题研究内容和安排 论文的研究目标是设计一种高速的LVDS链路，采用FPGA来实现LVDS芯片的控制。本论文进行了以下几方面的工作：(1)研究掌握LVDS的国际标准，及其发展趋势；(2)研究LVDS接口电路的系统架构，制定电路系统结构；(3)研究FPGA控制下的LDVS接口电路；(4)研究并串转换电路结构并配置电路；(5)研究LVDS驱动器电路原理和结构；(6)研究数据缓冲电路以及辅助电路原理和结构，设计电路和版图；本论文的安排如下：第一章讲述了本课题研究背景与LVDS研究的必要性以及常用总线介绍；第二章进行系统总体的分析，介绍高速LVDS接口的原理和FPGA的原理；第三章主要介绍本设计中的所有硬件电路，包括FPGA、LVDS、驱动器等配置电路，并作出详细的电路图；第四章详细介绍各种软件的流程，主要是基于VHDL的FPGA来实现8位并行数据到10位的转换程序，以及控制LVDS芯片的程序流程。2 系统的总体分析与设计2.1概 述课题要解决的主要问题：课题主要要解决高速数据传输时的多路并行数据转串行数据，并且采用LVDS信号来传输，这样不仅可以保证高速率、低误码率和低功耗，且可以采用双线或是双绞线即可以实现传输，大大降低了实现的难度。采用FPGA来作为系统的控制器，以及用专用串化器来实现串化，这样大大增加了数据传输的可靠性。2.2 LVDS原理 LVDS(Low Voltage Differential Signaling)是一种低振幅差分信号技术，它使用幅度非常低的信号(约350mV)通过一对差分PCB走线或平衡电缆传输数据，它能以高达数千Mbps的速度传送串行数据。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低，功耗都几乎不变。此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点。LVDS以其固有的低电压、低功耗和有利于高速传输等特点，越来越成为宽带高速系统设计的首选接口标准。目前，LVDS技术在对信号完整性、低抖动及共模特性要求较高的高速数据传输系统中得到了越来越广泛的应用20。LVDS的工作原理如图2.1所示，其驱动器由一个恒流源(通常为3.5mA)驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗(几乎不会消耗电流)，所以几乎全部的驱动电流将流经100Q的终端电阻在接收器输入端产生约350mV的电压。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生一个有效的“0”或“1”逻辑状态11。图2.1 LVDS工作原理图LVDS技术之所以能够解决目前I/O口的瓶颈，是由于其在速度、噪声、EMI、功耗、成本等方面的优点。首先，表2.1提供了LVDS与其他几种接口电路的性能对比表格：表2.1 LVDS与其他几种接口电路的性能对比参数LVDSRS-422PECLTTL输出电压振幅（典型值）350mV2V800mV2.4V接收器输入阈值100mV200mV200mV1.2V速度（Mbps）400400100驱动器传输延迟（最大值）1.7ns11ns4.5nsNA接收器传输延迟2.7ns30ns7.0nsNA动态损耗最低低高高噪声低低低高综合成本低低高低同为差分传输接口，LVDS与RS-422、PECL相比，在传输速率、功耗、接收灵敏度和成本等方面都有优越性；与传统的TTL/CMOS接口相比，LVDS在高速、低抖动及对共模特性要求较高的数据传输系统中的应用有着巨大的优势。LVDS具有低功耗、低误码率、低串扰、低辐射和高速的性能。可见，LVDS之所以成为目前高速I/O接口的首选信号形式来解决高速数据传输的限制，就是因为其在传输速度、功耗、抗噪声、EMI等方面具有优势。（1）高速传输能力在ANSI/TIA/EIA-644定义中的LVDS标准，数据传输率达到了Gbps，LVDS的恒流源模式、低摆幅输出的工作模式决定着LVDS具有高速驱动能力。（2）低功耗特性LVDS器件用CMOS工艺实现，能够提供较低的静态功耗；当恒流源的驱动电流为3.5mA，负载(100终端匹配)的动态功耗仅为1.225mW；LVDS的功耗是恒定的，不像CMOS收发器的动态功耗那样相对频率而上升。恒流源模式的驱动设计降低了系统功耗，极大地减小了频率对系统功耗的影响。虽然当速率较低时，CMOS的功耗比LVDS小，但是随着频率的提高，CMOS的功耗将逐渐增加，最终需要消耗比LVDS更多的功率。通常，当数据频率在200Mbps左右时，LVDS和CMOS的功耗大致相同，但当今的数据速率已经远远超过了这个值。（3）低电源供电随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。降低电源电压不仅可减少高密度集成电路的功率损耗，而且能降低芯片内部的散热压力，有助于提高集成度。LVDS的驱动器和接收器不依赖于特定的供电电压特性，决定了其在这方面的优势。（4）较强的抗噪声能力差分信号固有的优点是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减，可消除噪声对信号的影响，LVDS具有较强的抗共模噪声能力。（5）有效地抑制电磁干扰由于差分信号的极性相反，对外辐射的电磁场可以相互抵消，耦合得越紧密，泄放到外界的电磁能量越少，即降低EMI。（6）时序定位精确由于差分信号的开关变化位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，受工艺和温度的影响小，能降低时序上的误差，有利于高速数字信号的有效传输。（7）适应地平面电压变化范围大LVDS接收器可以承受至少1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器的偏置电压以及轻度耦合到的噪声之和，在接收器的输入端，相对于驱动器的地是共模电压。当摆幅不超过400mV时，这个共模范围是+0.22V+2.2V，一般情况下，接收器的输入电压范围可在0V+2.4V内变化。LVDS的上述特点，使得HyperTansport (by AMD)，Infmiband(by Intel)，PCIExpress(by Intel)等第三代IPO总线标准(3G I/O)不约而同地将低压差分信号(LVDS)作为下一代高速信号电平标准。在此次设计中我们采用FPGA为整个控制中心，然后控制LVDS串化器芯片是DS92LV1023芯片来实现并行到串行的高速转换。DS92LV1023是可将10位并行COMS或TTL数据转换为具有内嵌时钟的告诉串行差分数据流的串化器。其内部锁相环可以从随机数据中重建并行时钟；发送始终为40-60MHz，BLVDS总线数据传输速率最高为660Mbps;发送时钟频率在66MHz时，芯片组功耗小区5000mW；可编程时钟触发沿；基于信号的芯片管脚布局，简化了不限难度；具有同步模式和锁定指示；采用28脚SSOP封装。2.2 FPGA原理2.2.1 FPGA的定义FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件功能，上至高性能CPU,下至简单ASIC电路，都可以用FPGA来实现。利用FPGA，工程师可以通过传统的原理图输入法，或是硬件描述语言自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。FPGA的这些优点使得FPGA技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言(HDL)的进步27。2.2.2 FPGA的基本特点FPGA的基本特点如下：(1) 采用FPGA设计ASIC电路，用户不需投片生产，就能得到合用芯片；(2) FPGA可做其它全定制或半定制ASIC电路的中试样片；(3) FPGA内部有丰富的触发器和I/O引脚；(4) 它是ASIC电路设计中周期最短、开发费用最低、风险最小的器件之一；(5) FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容；(6) FPGA易学易用，电路设计人员使用FPGA进行电路设计时，不需要具备专门的集成电路深层次的知识；(7) FPGA改动灵活，FPGA软件包中有各种输入工具、仿真工具、编程器及烧录器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出FPGA的优势。FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择。2.2.3 FPGA的结构目前，FPGA市场占有率最高的两大公司赛灵思公司和Altera生产的FPGA都是基于SRAM工艺的，需要在使用时外接一个片外存储器以保存程序。上电时，FPGA 将外部存储器中的数据读入片内 RAM，完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑消失。这样FPGA不仅能反复使用，还无需专门的FPGA编程器，只需通用的 EPROM、PROM 编程器即可。Actel、QuickLogic 等公司还提供反熔丝技术的 FPGA，具有抗辐射、耐高低温、低功耗和速度快等优点，在军品和航空航天领域中应用较多，但这种 FPGA 不能重复擦写，开发初期比较麻烦，费用也比较昂贵。Lattice是ISP技术的发明者，在小规模PLD应用上有一定的特色。早期的赛灵思公司产品一般不涉及军品和宇航级市场，但目前已经有多款产品进入该类领域。FPGA芯片结构目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能(如RAM、时钟管理和DSP)的硬核(ASIC型)模块。如图2.2所示(注：下图只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构)，FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。图2.2 FPGA芯片内部结构每个模块的功能如下：（1） 可编程输入输出单元(IOB)可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图2.3所示。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。图2.3 IOB内部结构外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间(Hold Time)的要求可以降低，通常默认为0。 为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组(bank)，每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO 电压相同是接口标准的基本条件11。（2）可配置逻辑块(CLB) CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在赛灵思公司公司的FPGA器件中，CLB由多个(一般为4个或2个)相同的Slice和附加逻辑构成，如图2.4所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式 RAM 和分布式 ROM。图2.4 典型的CLB结构示意图Slice 是赛灵思公司公司定义的基本逻辑单位，一个 Slice 由两个 4 输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门(XORG)和一个专用与门(MULTAND)，一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器(MUXC)组成，用于实现快速的算术加减法操作；4 输入函数发生器用于实现 4 输入 LUT、分布式 RAM 或 16 比特移位寄存器 (Virtex-5 系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器)；进位逻辑包括两条快速进位链，用于提高 CLB 模块的处理速度。（3）数字时钟管理模块(DCM) 业内大多数FPGA均提供数字时钟管理(赛灵思公司的全部FPGA均具有这种特性)。赛灵思公司推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。（4）嵌入式块RAM(BRAM) 大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM 的数量也是选择芯片的一个重要因素。单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量 ( 位宽 深度 ) 不能大于 18k 比特；其次，位宽最大不能超过 36 比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。（5） 丰富的布线资源 布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线 ；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。 （6） 底层内嵌功能单元 内嵌功能模块主要指 DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等软处理核 (Soft Core)。现在越来越丰富的内嵌功能单元，使得单片 FPG A 成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向 SOC 平台过渡。 DLL 和 PLL 具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。赛灵思公司生产的芯片上集成了DCM和DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。（7） 内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核(Hard Core)，等效于ASIC电路。为了提高 FPGA 性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高 FPGA 的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器 (SERDES)，可以达到数十 Gbps 的收发速度。 赛灵思公司的高端产品不仅集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的系统级设计工具是 EDK 和 Platform Studio，并依此提出了片上系统 (System on Chip) 的概念。通过 PowerPC、Miroblaze、Picoblaze 等平台，能够开发标准的 DSP 处理器及其相关应用，达到 SOC 的开发目的。2.2.4 软核、硬核以及固核的概念 IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC阶段，IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力体现。对于FPGA开发软件，其提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP 核已经变成系统设计的基本单元，并作为独立设计成果被交换、转让和销售。 从IP核的提供方式上，通常将其分为软核、固核和硬核这3类。从完成IP核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用使用性最高。1 软核(Soft IP Core) 软核在EDA设计领域指的是综合之前的寄存器传输级(RTL)模型；具体在FPGA设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是 IP 核应用最广泛的形式。 2 固核(Firm IP Core)固核在EDA设计领域指的是带有平面规划信息的网表；具体在FPGA设计中可以看做带有布局规划的软核，通常以RTL代码和对应具体工艺网表的混合形式提供。将RTL描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。目前，固核也是 IP 核的主流形式之一。3 硬核 (Hard IP Core)硬核在EDA设计领域指经过验证的设计版图；具体在FPGA设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。2.2.5 FPGA的发展方向现在FPGA主要向三个方向发展：(1)密度更高、速度更快、频带更低的方向发展；(2)嵌入标准或通用功能方向发展；(3)低电压、低功耗的绿色元件方向发展。在本次设计中我们采用系统的控制芯片选择的是XILINX公司开发的芯片XC2S50E，该FPGA芯片有一个稳定的可编程架构的配置逻辑块(CLB)，周围是可编程输入/输出模块(IOB)。其主要特点是:密度高达6912个逻辑单元；有多达30万个门阵列；成本低；4K的16位分布式RAM；系统最高频率可达到200MHz。2.3 小 结 本章主要介绍系统的总体设计和分析，详细介绍了LVDS的原理、优点和使用，还介绍FPGA的结构和特点。3 系统硬件设计系统的硬件设计中，我们采用以FPGA为控制中心，DS92LV1023专用串化器来实现并行到串行差分信号的转换，然后经过驱动器的信号加强后通过双绞线进行传输，中途还可以加入中继电路对信号进行接收和再加强传输。控制芯片与LVDS串化器之间的并行数据传输速度为100 KBYTES/s1 MBYTES/s；本系统与中继子系统间的串行数据传输速度要大于15 MBYTES/s，传输距离要大于50m；此外还要将驱动器和中继子系统间的串行数据传输状态通过指示灯显示供观察，而且要求常规测试无误码。 在信号接收端采用了光耦合器进行信号隔离，光耦合器在电气上是不连接的,因此可隔离输入、输出信号,起到电绝缘及抗干扰的作用；然后并行数据进入控制芯片FPGA，在FPGA的控制下，并行的数据有次序的进入LVDS进行并串转换；由于本设计要实现的是长线传输,要求传输距离达到50m以上，而差分串行信号在传输过程中会出现衰减，因此在信号发送端使用驱动器对信号进行加强通过双绞线传输。这样一个过程完全可以是一个远程高速数据采集系统，可以完成高速的、实时的、大量的数据传输。3.1 整体电路结构硬件的整体电路如下图3.1所示：图3.1 系统硬件结构图 从图中可以看出，8路数据信号和控制信号首先经过光耦合器送入控制器FPGA中，8路并行信号经过缓存后在FPGA的控制下有序的送入串化器DS92LV1023中；同时FPGA的内部电路为串化器提供时钟信号，进行数据的并行到串行的转换；串化器出来的LVDS串行信号经过驱动器CLC001的加强后通过双绞线传输，再经过中继电路继续传输。图中的配置电路主要是FPGA的外部时钟电路和程序存储芯片。3.2 并行信号输入模块本系统接收8位的数据信号，为避免干扰信号有可能对整个电路的正常工作产生干扰，因此使用光耦合器对这些信号进行隔离。耦合器在电气上是不连接的,因此可隔离输入、输出信号,起到电绝缘及抗干扰的作用。其配置电路如下图3.2所示：图3.2 并行信号输入模块电路图从图中看出，需要用光耦合器把数据信号和控制信号全部耦合到FPGA，然后进行各种处理。3.3 电源供电模块 3.3.1 TPS7035电压转换电路系统工作需要5V、3.3V、1.8V电压，在本设计中选用电压调节芯片TPS70351，TPS70351是新型的集成电路稳压器，自耗很低，且具有极低的自由噪音和较高的电源纹波抑制，十分适合作为FPGA等重要芯片的电压调节器。可以通过TPS70351芯片将5V电压转化为3V、1.8V，实现对系统的供电30。TPS703xx系列的主要特性如下：双路独立稳压输出；