数电第6章触发器脉冲波整形小结.doc

. 触发器在这一节中,向大家介绍一种最基本的存储电路触发器（flip-flop）。触发器具有以下基本特点：（）具有两个稳定的（和）状态，能存储一位二进制信息；（）根据不同的输入，可将输出置成或状态；（）当输入信号消失后，被置成的状态能保存下来。.2.1 基本触发器一电路结构及逻辑符号在本书第三章里，我们讲了各种门电路，若把两个反相器按照a图的形式连接起来，可以看出，A点和B点信号是反相的，而A点和C点始终保持同一电平。这样，可以把A，C视为同一点（下面的b图和c图）。在C图中，A，B两点始终反相，而且电路状态稳定，在没有外界干扰或者触发的状态下，电路能够保持稳定的输出。(这一点,大家可以稍作分析即可得知)。d图是c图的习惯画法。将D图加上触发端，就构成了基本RS触发器。下a图示出了基本RS触发器的逻辑图和符号。它由两个与非门交叉耦合组成，有两个输入端（触发端）A和B。基本RS触发器有两个稳定的状态：一个是Q=1，Q*=0的1状态（Q，Q* 分别表示触发器的同相和反相输出端，如果Q端输出为1，则称触发器为1状态，如果Q端输出为0，则称触发器为0状态），另一个是Q=1，Q*=1的0状态。正常工作时，Q和Q*是一对互补的输出状态。两个输入端A，B中，使Q=1的输入端称置位端（Set），使Q=0的端称复位端（Reset），上图的A端和S非端（S*）称置位端，B端和R非端（R*）称复位端，上面设计的R-S触发器用的是与非门，有效触发器输入端所有可能出现的信号和相应的输出端的状态列成一个表，称为触发器的特性表或功能表，其表如下：（表6.2.1）RSQNQN+1说明000不允许不满足约束条件001不允许不满足约束条件0100置00110置01001置11011置11100保持原态1111保持原态表6.2.1 列出了与非门组成的基本RS触发器输入R,S，现态Qn和次态 Qn+1关系的功能表。由表可以看出：基本RS触发器具有保持功能；当R=0(S=1)时，触发器具有置功能，将R端称为复位端，低电平有效；当S=0(R=1)时，触发器具有置功能，将S端称为置位端，低电平有效；由与非门组成的基本触发器输入低电平有效。Qn , Qn+1表示前后两个离散时间触发器的状态，上标n和n+1均表示前后两个离散的时间.注意:当R,S端均为0时，由于基本RS触发器是触发器正常工作时，不允许出现R和S同时为0的情况，规定了约束方程SR=1（6.2.1）.触发器正常工作时，S和R应满足这一约束方程，使其成立。我们用或非门同样可以组成基本RS触发器，见下图。此时的触发信号为高电平触发。二基本触发器的动作特点基本RS触发器是触发器各端信号电平的对应关系：将特性图左旋90度，形成下面表格。Qn+1 * * 0 0 1 1 0 1Qn 0 1 0 1 0 1 0 1S 0 0 1 1 0 0 1 1R 0 0 0 0 1 1 1 1 用高电平表示1，低电平表示0，即形成下面的图形，称之为波形图。我们可以根据特性表中Qn+1 Qn S R的对应关系，对给定的任一组 Qn S R波形，画出Qn+1的波形来。例6.2.1 对用与非门构成的基本RS触发器，试根据给定的输入信号波形对应画出输出波形。在开始画波形图的时候最好将输入波形的前后沿均用虚线描出，然后在虚线所分割的每一个区间内分析相对应的输出波形。.2.2 门控RS触发器和D锁存器在数字系统中，往往会含有多个触发器，为了使系统协调工作，引入一个控制信号。系统的这个控制信号通常叫做时钟信号。一门控触发器门控触发器的工作受一个控制信号控制，该控制信号常称为使能信号E。我们回忆一下第三章学过的与门电路，与门电路的表达式为 Y=AB，当B=1时，Y=A，当B=0 时，不论A是何值，Y都等于0。我们可以把B 看作控制信号来控制A的输入。下图中，当B=1时，表示控制开关闭合，则有Y=A，当B=0时，开关断开。信号 B 就是使能信号。其他门电路例如或，或非，与非等都可以用做门控电路。门控触发器的电路结构及逻辑符号与非门构成的门控RS触发器是在基本RS 触发器的基础上加上门控电路。右图是它的逻辑符号。显而易见，门控RS触发器输入电平为高电平有效。门控RS触发器功能表（*号表示任意状态）例：试根据给出的E，R，S画出门控RS触发器的输出波形。二锁存器电路结构及逻辑符号从分析门控RS触发器功能表我们可以得知，RS触发器正常工作时其R，S输入端信号必然互为反相，这样，我们在R，S之间接一个反相器，就可以用一个输入信号就可以同时控制R，S两个输入端，这种改进的同步RS触发器称做D锁存器。D锁存器是在门控RS触发器的基础上构成的，其中D是输入端。E是使能端，右图是它的逻辑符号。工作原理A当E=0时：控制门被封锁，触发器保持原态不变。n+1=n（E=0时）B当E=1时：控制门开启，n+1=D（E=1时）由于D锁存器只有一个输入信号，解决了RS触发器输入信号间有约束的问题。下面是D锁存器的功能表。EDQn+10*Qn100111例6.2.3：试根据给定的E 和D的波形，对应画出D触发器输出Q的波形。三门控触发器的动作特点通过对以上门控RS触发器和D锁存器的分析可以看出：在E的有效期间它们分别接收R，S，和D的信号；在E处于无效期间，触发器锁存了E有效期结束瞬间的状态，并保持不变；由于在E有效期的全部作用时间里，输入信号R，S或D的变化部将引起触发器输出状态的变化，若输入信号在下有效期内多次变化，触发器的输出也将随之多次变化，故有时说这类电路在下有效期间，输入到输出是“透明”的。.主从型触发器由于门控触发器在E有效期间，输出状态会随输入信号的改变多次变化。如下图，门控D触发器在E有效期间，Q输出有多次翻转。有时为了便于控制，希望每来一个控制信号，触发器的状态最多翻转一次。主从型触发器具有这种特点，其控制信号称为时钟信号，用CP表示。一主从型触发器电路结构及逻辑符号主从型触发器由两个结构相同的门控触发器组成，分别称为主触发器（左）和从触发器（右）。主和从触发器分别由两个相位相反的时钟信号CP，CP控制。工作原理从波形图上可以看出，当CP=1时，主触发器启动，Q1端随S1不断翻转，但从触发器关闭，其输出Q2保持原态。，在CP的下降沿（CP从1到0转换）主触发器关闭，从触发器开启，Q1信号作为S2（从触发器的置1端）将Q2置1。如果在CP的下降沿时Q1=0，则可将Q2置0，见下图。因此，在CP的一个变化中，主从触发器的输出（即从触发器的输出）只可能改变一次。由于输入是基本RS触发器，所以触发器的输入端R和S间仍存在约束。二主从型触发器电路结构及逻辑符号主从型JK触发器是在主从型RS触发器的基础上加上适当连线构成，它将从触发器的输出Q和Q分别接回至主触发器接收门的输入端（上图的红线和蓝线），输入信号命名为J和K。工作原理当Q2=1时，Q2*的0信号使S1输入端关闭，而Q2的1信号引至复位控制端，即R1所在的三输入与非门，打开此门，此时电路的有效输入只能是R1，即有效操作只能是置0（复位）。当Q2=0时，表明下一步有效操作只能是置1，此时图中打开S1置位端，关闭R1复位端。主从JK触发器功能表（CP有效期间）JKQNQN+1说明0000保持0011保持0100置00110置01001置11011置11101翻转1110翻转例6.2.4 试根据给定的CP，J，K的波形，画出主从型JK触发器输出Q的波形。设触发器的初始状态Q=0。三主从型触发器的动作特点通过以上对主从型RS,JK触发器工作原理的分析，可以看出：触发器的动作分两步进行，在CP=1期间,触发器接收输入信号，输出保持原态不变;当CP下降沿到来时，确定触发器的输出Q。主触发器本身是一个门控RS触发器，所以在CP=1的整个期间，输入信号都将对主触发器起作用。对于主从JK触发器，若在CP=1，输入信号的状态发生多次变化可能导致触发器输出逻辑错误。. 边沿触发型触发器什么是边沿触发器：前面讲过，门控触发器在整个E信号有效期间均可发生翻转，这种类型的触发器称为电平触发器，电平触发器的结果是在E有效期间允许多次翻转，见上节。为了增强触发器的可靠性和提高抗干扰能力，希望触发器的状态变化仅仅取决于时钟信号触发沿到来时输入信号的状态，即电路翻转时刻仅仅控制在触发脉冲的上升或者下降的边沿，这类触发器叫边沿触发型触发器。由于边沿触发器在没有触发信号时保持不变，而触发时间又非常短，所以，边沿触发器有比较高的可靠性和提高抗干扰能力。下图为电平触发和边沿触发的触发信号波形。本节介绍维持一阻塞型触发器，它是一种时钟上升沿触发的边沿触发型触发器。一电路结构上图示出了由六个与非门构成的维持一阻塞型D触发器的逻辑图。其中最右面的两个是用与非门构成的基本RS触发器。是输入端。二工作原理当CP=0时，CP信号关闭了下图之间的两个与非门，使其输出为1，基本RS触发器的输入是低电平触发，所以RS触发器的输出保持原态不变。当上升沿到来且D=1时：各点电平如下，触发器置1。当上升沿到来且D=0时：各点电平如下，触发器置0。三具有异步复位、置位功能和多输入端的维持阻塞D触发器异步复位是指无论是在CP=1或是在CP=0期间，只要异步复位端RD=0都立即能将触发器复位（触发器输出Q=0），且当RD=0信号撤消后，触发器仍能保持”0“状态，直到下一个CP有效的边沿到来时为止；同样有SD=0异步置位。下图就是具有异步置位/复位端的维持阻塞D触发器。RD称异步复位端，SD称异步置位端。四边沿触发型触发器的动作特点从以上分析看出，边沿触发型触发器的次态仅取决于CP触发沿到达时输入信号的逻辑状态。为了使触发器可靠工作，输入信号应先于CP触发沿一个时间建立稳定的值，这段时间称为建立时间；并在CP触发沿过后，需维持一段时间再撤除，这段时间称为保持时阎。例.2.6a边沿触发型D触发器如下图所示。分析电路功能并根据给定的波形。对应画出输出Q 的波形。设初态 Q=0。例.2.6b 边沿触发型JK触发器如下图所示。分析电路功能并根据给定的波形。对应画出输出Q 的波形。设初态 Q=0。例6.2.9 触发器电路如图所示，分析电路功能，井根据给定的输入波形画出输出Q的波形，设触发器初始状态均为。解：图中FF0是CP下降沿触发的边沿JK触发器，FF1是A信号上升沿触发的边沿D触器，RD是异步复位信号，低电平有效。相应波形如图所示。分析：在给定的A信号的七个脉冲中，有四个上升沿使FF1置0，两个上升沿使FF1置1。第一个上升沿没有用。CP只有两个下降沿，因为FF0的J=K=1，接成翻转触发器，所以CP的下降沿使FF0翻转两次均是从0到1，FF0的从1到0是异步复位。. 触发器的逻辑功能及其描述方法一触发器的逻辑功能及真描述方法前面我们向大家介绍了各种触发器,现在大致给它们分一下类.按触发器的结构分类：有基本RS触发器、门控RS、主从型触发器和边沿型触发器。按触发器的功能分类：可将触发器分成RS触发器、D触发器、JK触发器和T触发器。常用的几种触发器另外，我们还向大家介绍了表示触发器逻辑功能的一些方法，如功能表（特性表），波形图，逻辑符号等。本节还要介绍用特性方程，状态图来表示触发器，并且对他们之间的对应关系进行讨论。需要请同学门注意的是：以后各个章节在讨论触发器及其应用电路时，均以边沿触发器为例，而且 CP 已满足触发条件，在CP=1 期间，JK信号不允许改变的要求亦被自动满足。触发器的电路现态指触发器没有信号输入时的稳定壮态。往往用Qn表示。触发器的电路次态指电路在输入信号和电路现态共同作用下的稳定状态。往往用Qn+1表示。触发器的逻辑功能是指电路次态Qn+1和输入信号及现态Qn之间在稳态下的逻辑关系，可以用功能表，特性方程。状态图（又称状态转换图）等方法来描述。按照逻辑功能的不同，一般把触发器分成RS，JK，D和T四种类型。RS触发器RSQn+1说明00Qn保持011置1100置011*不定把符合上面功能表逻辑关系的触发器叫RS触发器，它具有置、置和保持功能。根据功能表，我们可以画出卡诺图，化简后，即可得到特性方程。Qn+1=Sn + Rn*QnSR=0（约束方程）下面向大家介绍一种新的描述触发器逻辑状态的方法 状态图。用圆圈分别表示触发器的每一个状态，圆圈中间写上是0还是1状态，用箭头表示状态转换的方向，箭头旁的注明表示实现该状态转换相应的条件。如RS触发器的状态图可以画成下面的方式：JK触发器JKQn+1说明00Qn保持010置0101置111Qn 非翻转把符合表中逻辑关系的触发器叫JK触发器，它具有置、置、保持和计数翻转功能。D触发器DQn+1说明00置011置1把符合表中逻辑关系的触发器叫D触发器，它具有置、置。T触发器：把JK触发器两个输入端并接成一个输入端，就构成了T触发器。是它的逻辑符号。它具有保持和翻转功能。Qn+1=JQn* + K*Qn = JQn* + J*Qn = JQn = TQn(取T=J=输入端)TQn+1说明0Qn保持1Qn*翻转二触发器电路结构和逻辑功能的关系触发器电路结构和逻辑功能是两个不同的概念，结构形式不同的触发器，不仅电路组成。工作原理不同，而且它们在状态转换时动作特点也不同。基本RS触发器，门控RS触发器。主从结构触发器、边沿触发器都是按结构形式不同而分的触发器。按照逻辑功能的不同，一般把触发器分成RS，JK，D，T四种类型。同一种电路结构形式可以构成不同功能的触发器，而同一种逻辑功能的触发器又可以用不同的电路结构来实现。例如：用JK触发器完成D触发器的功能。解： D触发器的特性方程为 Qn+1= DJK触发器的特性方程为 Qn+1= Jn Qn* + Kn*Qn ，当Jn = Kn* 时，Qn+1= Jn Qn* + Kn*Qn = Jn Qn* + JnQn = Jn，取J=D即得到D触发器。电路图如下：6.2.7 触发器的选择与使用一触发器的选择基本RS触发器结构简单，搭接容易，在不需要时钟脉冲控制翻转的情况下，多用于电平锁存，如消除波形抖动电路、开关设定电路、整形电路，一位数据锁存电路等；门控触发器结构简单，价格便宜，存储信号有时钟控制，适用于多位数据锁存，但不能用于移位寄存器和计数器；主从结构的JK触发器要求在CP=1期间，J,K信号不要改变，适用于计数器，也可用作寄存器、移位寄存器等；边沿触发器的次态仅取决于CP触发沿到达瞬间输人信号的状态，信号仅要求在建立和保持时间稳定，故输入信号在高低电平期间不够稳定或易受干扰的情况下，选用边沿触发器较为合适，适用于寄存器，移位寄存器，计数器等。触发方式有无约束容易在同一输入信号下多次翻转是否能同步基本RS电平有是否门控触发器电平有是能主从JK电平无否能边沿触发器边沿无否能二触发器应用举例构成分频电路所谓分频器就是通过该电路使得单位时间内脉冲次数减少,亦即脉冲频率降低,能够使频率降低一半的电路称之为二分频器, 能够使频率降低四分之一的电路称之为四分频器，依次类推。例：分析下面电路，判断其功能。设触发器的初始状态均为0。解：D触发器的特性方程是Qn+1=D，当把D和Q非连接起来，方程就变成了Qn+1=Qn*，上节课我们分析过T触发器的特性方程就是Qn+1=Qn*，所以，在这里，我们用D触发器构成了T触发器所构成的T触发器是前沿触发方式，每输入一个脉冲，触发器翻转一次，每翻转两次，触发器的输出端可以得到一个完整的矩形波，而触发器翻转两次所用的前沿脉冲来自CP的两个矩形波。所以，一个T触发器完成了二分频电路，用其输出再去触发另一个T触发器（又是一个二分频），这样，就完成了信号的四分频。试问：下图的分频器有什么特点？63 时序电路的一般分析方法时序电路的分析就是从逻辑图求出给定时序电路的功能，一般用状态表(又称状态转换表)或状态图来表示。在6.1节中，已经介绍了描述时序电路逻辑功能需用驱动方程、输出方程和状态方程。驱动方程就是存储电路(触发器)输入函数的表达式，输出方程就是时序电路输出函数的表达式，状态方程就是反映触发器次态与现态及输入关系的表达式，它是将触发器的驱动方程代人特性方程得到的。根据组成时序电路的各个触发器在CP信号作用下是否同时动作将时序电路分为同步和异步两种类型：同步时序电路是指组成时序电路的各个触发器在同一CP信号作用下同时动作，而异步时序电路是指组成时序电路的各个触发器并不在同一个时钟信号下动作。一同步时序电路的一般分析方法分析方法因为是同步时序电路，各个触发器的动作受同一个的控制，分析过程中不必单独考虑每个触发器的时钟条件。分析同步时序电路的逻辑功能，一般按以下步骤进行：分析举例：例6.3.2 分析下面的逻辑电路,写出方程式,列出状态表,画出波形图并说明电路功能.写出输入端的表达式(称之为驱动方程)J0=K0=1 J1=K1=Q0写出JK触发器的特性方程并将驱动方程代入，化简后得到状态方程Q0n+1=J0Q0n* + K0*Qn0 = 1Q0n* + 0Qn0 = Q0n*Q1n+1=J1Q1n* + K1*Q1n = Q0nQ1n*+ Q0n*Q1n = Q0nQ1n即状态方程是：Q0n+1= Q0n*Q1n+1= Q0nQ1n列出状态真值表画出状态图 -说明功能：四进制加法计数器例6.3.1 分析图.3.2电路的逻辑功能，写出方程式、列出状态表、画出状态图，说明功能。我们将图稍微换一下画法：可以看到，D0是典型的用D触发器连接成的T翻转触发器，稍加分析即可得知，D1的Q端事实上是以反相的方式接到D端，那就是说，D1仍然是用D触发器连接成的T翻转触发器，是一个受控的T 触发器。X端为控制信号输入。.X=1时，我们有如下等效电路：写出响应的驱动方程，状态方程，驱动方程: D0=Q0 * D1=Q1Q0X=Q1Q0状态方程: Q0n+1=D0n=Q 0* Q1n+1=D1n=Q1nQ0nX=Q1nQ0nX=0时，我们有如下等效电路：写出响应的驱动方程，状态方程，驱动方程: D0=Q0 * D1=Q1Q0X=Q1Q0状态方程: Q0n+1=D0n=Q 0* Q1n+1=D1n=Q1nQ0nX=Q1nQ0n综合上面两种情况，列出状态图。画出状态图二异步时序电路的一般分析方法用触发器构成的异步时序电路其各个触发器的时钟信号不是源于同一个,因此在分析异步电路时,必须考虑各触发器更新时的触发条件.分析步骤如下:例(例6.3.3) 分析下面的逻辑电路,写出方程式,列出状态表,画出波形图并说明电路功能.解：将接“1”端淡化后，可以看到，这是一个比较典型的异步触发的时序电路。下面我们按照步骤一步步进行分析。写出驱动方程，时钟方程。J0=K0=1 J1=K1=1 J2=K2=1 CP0=CP CP1=Q0 CP2=Q1写出JK触发器的特性方程并将驱动方程代入，化简后得到状态方程Q0n+1=J0Q0n* + K0*Qn0 = 1Q0n* + 0Qn0 = Q0n*Q1n+1=J1Q1n* + K1*Qn1 = 1Q1n* + 0Qn1 = Q1n*Q2n+1=J2Q2n* + K2*Q2n = 1Q1n* + 0Q1n = Q2n* 即状态方程是：Q0n+1 = Q0n*Q1n+1 = Q1n*Q2n+1 = Q2n* 列出状态真值表画出状态图 说明功能：异步八进制加法计数器（或异步三位二进制加法计数器）。分析计数器的逻辑功能也可用波形分析法。在电路中，若CP的波形是频率固定的重复矩形脉冲，如下图中的CP。根据三个JK触发器的状态方程和CP条件可知，FF0触发器状态翻转发生在CP下降沿到来瞬间，FF1触发器状态翻转发生在Q0由1变0的瞬间，FF2触发器状态翻转发生在Q1由1变0的瞬间，可分别画出Q0，Q1，Q2的波形图。二进制计数器是“逢二进一”，每当本位由1变0时，向高位进位，高位亦应翻转。64 常见的时序逻辑电路.4.1 寄存器存放二进制数据的电路我们称寄存器。一个触发器可以存储一位二进制代码，N个触发器组成的寄存器可以存放N位二进制代码。它常用于数字系统和数字计算机中。一电路结构图.4.1是由D触发器组成的四位寄存器的逻辑图。它有四个数码输入端D3 D2 D1 D0，一个异步复位端R（高电平有效），一个送数控制端CP。二工作原理控制端和复位端均接在一起，所以当R端出现高电平时，所有D触发器异步复位。除去CP和R的连线，我们可以看到，四个D触发器是独立的，当CP脉冲前沿时，根据Qn+1=D，将各个D端的数据存入寄存器。三简化等效电路：将所有电路集中在一个方框内，方框外标上各个输入，输出及控制电路，就构成了简化等效电路。上例的简化等效电路如下。我们可以利用简化等效电路的方法，将一个复杂电路看作一个黑箱，在分析设计时，我们只注意它的输出和输入部分，这样，对深入了解电路的功能起到良好的作用。.4.2 移位寄存器分析上面的寄存器我们可以得知，仅在一个CP脉冲的作用下，就可以将若干位数据存入，上面寄存器是四位的，我们可以很方便的将其扩成8位，16位乃至更多。这种寄存器的每一位触发器是相对独立的，我们称之为并行寄存器。下面向同学们介绍一种用移位的方式来存储数据的寄存器，称移位寄存器。它不仅可以用来存储代码，还能在移位脉冲作用下将寄存器内部的二进制数据顺次向左移动或者向右移动（左移，右移），也还可用来实现数据的转换，处理等。一单向移位寄存器电路结构：将寄存器中各个触发器的输出依次与后一级触发器的输入连接，就构成了移位寄存器。工作原理初始异步复位后各个触发器输出为0。以后每一个CP，数据右移一次，四个CP后，串行输入完毕。设有二进制数据1101，分析每一个CP下各Q的输出。“”为输入数的个位数。CP个数Q0Q1Q2Q3 1000200031004110用JK 触发器构成的右移寄存器；从下面的表达式中我们可以看到，将J,K端反相接在一起，就可以将JK触发器当做D触发器使用。所以，图6.4.3 JK触发器构成的移位寄存器和图6.4.2的D触发器功能是一样的。JK触发器特性方程 D触发器特性方程问题？能否用RS触发器完成D触发器的功能，答案是肯定的。下面向大家介绍一种用RS触发器设计的寄存器。二双向移位寄存器双向移位寄存器：在移位信号的作用下，寄存器不但可以使数据右移，而且还可以便数据左移的寄存器。这种寄存器往往还具有数据并行输入功能。电路结构下图是双向移位寄存器73LS194的逻辑图。该寄存器由四个RS触发器和各自的输入控制电路组成。CP和R分别是控制脉冲及异步复位信号。功能选择信号S1，S2以及相应的四个反相器构成左移/右移/并行输入及保持功能选择。工作原理该双向移位寄存器可以实现数据双向（左移或右移）移位和并行输入。因此，用它可达到数据串行输入一并行输出、并行输入一串行输出、串行输入一串行输出和并行输入一并行输出等各种目的。当功能选择信号S1=0，S=0时，简化图如下：图中打叉“”的门表示该门被封，可以看到，左移输入，右移输入，并行输入端全被封。所以电路只能是保持状态。当功能选择信号S1=1，S=0时，简化图如下：可以看到，右移输入，并行输入，并行输出端全被封。所以电路是左移输入状态。当功能选择信号S1=0，S=1时，简化图如下：可以看到，左移输入，并行输入，并行输出端全被封。所以电路是右移输入状态。当功能选择信号S1=0，S=1时，简化图如下：可以看到，左移输入，右移输入，并行输出端全被封。所以电路是并行输入状态。74LS194双向移位寄存器的功能表如表所示。例6.4.1 试用两片双向移位寄存器74LS194构成八位双向移位寄存器。解：每一个74LS194有左移输入，右移输入端各一个，并入端四个，并出端四个，最右最左触发器的Q端就是串行左移输出端和串行右移输出端。用两片双向移位寄存器74LS194构成八位双向移位寄存器时，接法应该如下图。当然，最后完成电路时应该加上控制电路和CP。S1,S0和CP均并接。.4.3 计数器一计缴器的特点和分类能够累计输入脉冲个数的数字电路称为计数器，它含有若干个触发器。并按预定顺序改变各触发器的状态，是应用较广泛的时序电路。计数器的分类：按照各个触发器状态翻转的先后次序：可分为同步和异步计数器；按照计数过程中数字的增减规律：可分为加法、减法和可逆计数器；按照计数器的循环长度：可分为二进制和进制计数器。二同步二进制加法计数器用JK触发器构成的四位同步二进制加法计数器电路如图6.4.7所示，个JK触发器均接成了T触发器。当T=0时，触发器状态保持，当T=1时，触发器状态翻转。我们把图6.4.7简化如下从波形图中可以看出，Q0为翻转触发器输出，所以每个CP下降沿翻转一次，是一个二分频电路（也叫除二电路），第二个触发器也是除二电路，第三个触发器事实上也是除二电路，但它要在Q0，Q1同时从1到0时翻转，（比如数字0011到0100，第1,2两位从1变到0，第三位从0到1）。依次类推，第四个触发器为除二电路，但它要在Q0，Q1，Q2同时从1到0时翻转，（从数字0111到1000）。所以我们有驱动方程：T0=1 T1=Q0 T2=Q1Q0 T3=Q2Q1Q0试将波形图旋转90度，并用1代表高电平，0代表低电平，做出如下图形：保留数字，去掉波形图，就得到表6.4.2的状态表三.中规模集成二进制计数器简介“1二进制加法计数器74LS161置数控制端LD：当LD=0且无复位信号时，可以从输入端输入一个任意数并保持在芯片中,以后计数将从此数开始,此数称为预置数。如输入数1001，计数器将按下面的方式循环：工作状态控制端EP和ET：当无预置数且无异步复位时，若ET=0，则电路保持原态且无进位，当ET=1时，若EP=0，则电路保持原态且有进位，若EP=1，电路为计数状态。表.4.3为74LS161的功能表。CP RDLDEPWT工作状态*0*置010*预置数*1101保持*11*0保持（C=0）1111计数2四位二进制同步可逆计数器74LS191可逆计数器是可以进行加法计数也可以进行减法计数的计数器。同步二进制可逆计数器74LS191的逻辑图如图所示。图中U/D为“加减控制信号”:当U/D=0时，实现二进制加法计数功能；U/D=1时，做减法。S为为计数允许控制端。下面是74LS191的状态图和功能表。CPSLDU/D工作状态*11*保持*0*预置数010加法计数011减法计数四同步十进制加法计数器电路结构和工作原理由JK触发器构成的同步十进制加法计数器如图6.4.13所示。仿照上例将JK画成T触发器的形式：写出驱动方程，时钟方程。J0=K0=1 J1=K1= Q3*Q0 J2=K2= Q1Q0 J3=K3=Q2Q1Q0 +Q3Q0写出JK触发器的特性方程并将驱动方程代入，化简后得到状态方程Q0n+1= Q0n*Q1n+1=Q3n*Qn0Q1n* + (Q3n*Qn0)*Q1nQ2n+1=Q1nQn0Q2n* + (Q1nQn0)*Q2n Q2n+1=(Q2nQn1Q0n + Q3nQn0)*Q3n* + (Q2nQn1Q0n + Q3nQn0)*Q3nC= Q3Q0列出状态真值表比较一下可以得知，表6.4.5和表6.4.2是一样的，而后者是二进制计数器。波形图如下：画出状态图从状态图中我们可以看到，十进制计数器和二进制计数器的区别是：二进制计数器有十六个有效状态，而十进制计数器只有十个有效状态，上图中标绿色的圆圈就是无效状态。正常循环不包括无效状态，但在电路刚加电运行时，电路最初进入的状态是随机的，即有可能进入无效状态，我们在以后设计中，应该保证电路不进入无效状态或者假如无效状态后在很少的几个周期后即可恢复有效循环，以后的课程里我们继续学习这方面的知识。五中规模集成十进制计数器简介十进制加法计数器74LS16074LS160的逻辑图和功能表同74LS161，见下图。状态表：CP RDLDEPWT工作状态*0*置010*预置数*1101保持*11*0保持（C=0）1111计数十进制可逆计数器74LS19074LS190的逻辑图和功能表同74LS191。状态表：CPSLDU/D工作状态*11*保持*0*预置数010加法计数011减法计数状态图：六中规模集成计数器的应用目前生产的同步计数器芯片基本上分为二进制和十进制两种。而在实际的数字系统中，经常需要其它任意进制的计数器，如一百进制，六十进制，十二进制，七进制等。我们可以采用计数器级联，置数法，复位法等方法来设计任意进制：计数器的级联应用将两片或两片以上计数器按照一定方法前后串联起来就可以构成远大于单一芯片进制的其它进制。如用两片74LS160（十进制计数器）级联就可以构成一百进制计数器，如图所示。图中芯片A的工作状态控制端EP和ET接高电平，它始终处于计数状态；A片的进位输出C接到高位片B的EP和ET。只有当低位片计数至9（二进制1001）时，C=1，在下一个CP脉冲到来时，高位片B行计数；低位片处于其它状态时，高位片不动作。置数法构成任意进制计数器级联法用于大的进位计数制，对于小于单个芯片允许的计数制，我们可采用置数法构成任意进制计数器，该方法需要计数器具有同步置数功能。使用置数法要求：满足公式NM，其中N是集成计数器能够达到的最大进制值，M是要实现的进制值。设定编码：一个N进制集成计数器有其固定的二进制数的编码顺序。如十进制计数器74LS160的编码是：0000，0001，0010，0011，0100，0101，0110，0111，1000，1001。如果用74LS160 构成一个六进制现计数器，我们可以选择0000到0101这六个状态进行编码，也可以用0001到0110这六个状态进行编码，。即N进制计数器有N个状态S0,S1,S2SN-2,SN-1:,设计者应需要从若干个编码方案中进行选择。要求电路在设定的M个状态中间循环：若用N进制计数器实现从某状态开始计数到另一状态结束的M进制计数功能，就应该设法使计数器计到预定状态之后，产生一个置数信号并在下一个时钟到来时，计数器置成初状态，然后从初状态再重新开始计数。例6.4.3 试用十进制加法计数器74LS160实现六进制计数功能，完成下面的状态图。解：根据要求，应使计数器计数到Q3Q2Q1Q0=0111时，异步置数使Q3Q2Q1Q0=0010.我们设计了下面的电路:当计数器运行到0111时，预置数控制端LD有效，预置数0010进入内部JK触发器的输入端，下一个CP时，Q输出端出现0010，开始又一次循环。例6.4.4 试用四位二进制加法计数器74LS161实现十二进制计数功能。完成如下循环。解:根据例.4.3的分析方法，十二进制加法计数器连线见图6.4.24所示。七.移位寄存器型计数器构成环形计数器用D触发器构成的四位环形计数器，如图6.4.25所示。由图可以写出触发器的状态方程：电路中有四个触发器，它可以有十六种状态，共组成六个循环，只有其中一个是有效循环，其它均为无效循环，相应的十二个状态称为无效状态。假如由于某种原因，触发器的状态误进入十二种无效状态中的任意一个，寄存器将在各自的循环中改变状态。不会进入有效循环。该电路称为不能自启动。（比如电路进入1100状态，就会在1100011000111001中循环下去，不会进入1000010000100001的有效循环）。设计计数器，应该当电路由于某种原因进入无效状态时，都能在脉冲的作用下，自动进入有效循环。我们将图6.4.25电路加上了反馈逻辑电路,使得计数器完成了自启动,见图6.4.27.状态图如下:构成扭环形计数器将环型计数器的最后一级输出Q端改成Q非端，即构成扭环计数器（约翰逊计数器）,用D触发器构成的四位扭环形计数器见图6.4.29所示。由图可以写出触发器的状态方程：由状态图可以看出，该计数器不能自启动。图.4.31示出了能自启动的扭环形计数器，图6.4.32是它的状态图。在常见的时序电路一节里,向大家介绍了寄存器,触发器,计数器的分析方法,及常用集成芯片的应用,.5 脉冲波形的产主和整形从触发器和时序电路的讨论可以看出，要使电路正常。协调地工作，必须给一个一定频率和幅度的时钟脉冲。在数字电路中，大量使用的是矩形脉冲。获取矩形脉冲的方法有两种：一是利用多谐振荡器直接产生所需要的矩形脉冲，另一种是把已有的其它形式的波形经过整形电路转换成所需要的矩形脉冲。. 概述一矩形脉冲的性能参数图6.5.1 是一个矩形波脉冲，为了定量描述其性能，这里介绍几个参数：脉冲周期T：指在周期性重复的脉冲信号中，两个相邻脉冲对应点之间的时间间隔。振荡频率f：指单位时间内脉冲信号的重复次数，用f表示。周期T和频率f互为倒数。脉冲幅度UM：是指脉冲信号的高电平和低电平之差。脉冲宽度tw： 对正脉冲而言，脉冲宽度是指脉冲信号从前沿的0.5Um起，到脉冲信号后沿的0.5Um止的时间段，称为“平均脉宽”。上升时间tr：上升时间是指从脉冲信号上升沿的0.1Um起，上升到0.9Um止的时间段。下降时间tf:：指从脉冲信号下降沿的0.9Um起，下降到0.1Um止的时间段。二单稳态触发器我们在分析触发器时曾经举过这样一个例子，两个反相器头尾相连可以构成一个双稳态电路，加上触发端称之为RS触发器，见下右图，如果我们把两个反相器的偶合方式改一下，形成左图的方式。分析此电路，正常状态（称稳态）时，3端必为低电平，则1端为高电平，2端为低电平，电容上电压=0，在没有外界影响的情况下，电路保持此状态不变。当触发端出现低电平时，2端为高电平，由于电容上电压不能突变，所以3端为高电平，1端为0，这种暂时状态保持一端时间后，由于电容C不断充电，使得3端电压逐渐降低，当3端电压低到小于门电路的开启电压时，电路翻转，回到稳态。这种电路称单稳态触发器。单稳态触发器（单稳态触发电路）的工作性能有如下的显著特点：它具有稳态和暂稳态两个不同的工作状态。在外加触发脉冲作用下，能从稳态翻转到暂稳态。在暂稳态维持一定时间后，再自动返回稳态。暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度无关。单稳态的这种工作特性具有广泛的用途。例如可用于整形，把宽度和幅度不规则的脉冲变换为固定宽度和固定幅度的脉冲。也可以用于定时，即给出固定时间宽度的信号。此外，还可以用于延时，给出比触发脉冲滞后一定时间的输出信号，等等。单稳态触发器可以用门电路或集成电路。无论用哪一类器件，都需要外接电阻和电容，用RC电路的充放电过程来决定暂稳态持续时间的长短。单稳态输出波形如下：停留在暂稳态的时间即为输出脉冲寅度tw，它是单稳态触发器的主要参数。三多谐振荡器多诣振荡器能自行产生矩形脉冲的输出，是脉冲产生（形成）电路，多谐振荡器没有外加输入信号，电路本身就可周而复始地振荡，振荡周期T是多谐振荡器的主要参数。四施密特触发器我们仍然用反相器搭成了上面的电路，设反相器的开启（阀值）电压为UT，电源电压为UD，输入端A为三角波，试看上面电路的输出是什么样子。当A=0时，Y=0。当A=1时，Y=1。当A从低电平开始上升时，必须满足公式：UA*R2/（R1+R2）UT，电路方能够翻转，输出Y=1，A继续上升，Y保持1不变。设翻转时的输入电压（转折电压）为UT+。当A从高电平下降时，必须满足公式：UD -（UD-UA）*R2/（R1+R2）（1+R1/R2）*UTUT- （1-R1/R2）*UT从电压传输特性可以看出：施密特触发器输出只有高低两种电平，当输入电压从小到大和从大到小变化时，输出电平发生跳变所对应的输入电压值是不同的，把施密特触发器具有的这种特性叫滞回特性。UT-和UT+ 称为阈值电汪，两者之差称为回差电压，用UT表示。6.5.2 555定时器及其组成的脉冲产生和整形电路一 一 555定时器及其功能555定时器是一种多用途的单片集成电路，利用它可以方便地构成施密特触发器、单稳态触发器和多谐振荡器等。1555定时器的电路结构555定时器由三部分组成：电阻分压器和电压比较器电阻分压器是由三个等值的电阻R(5K)串联构成，为电压比较器C1和C2提供参考电压。电压比较器是一个开环工作的运算放大器，其电压增益趋于无穷大，所以，其输入端的一个非常小的电压，输出端就可以产生一个接近电源电压的高电平信号或者是接近于0电压的低电平信号。图中，当TM电压稍大于UCC*2/3，uc1即输出低电平，当TM电压稍小于UCC*2/3，uc1即输出高电平，TR端亦具有同样的情况。基本触发器基本RS触发器由两个与非门组成，比较器C1和2的输出是RS触发器的两个输入。放电三极管放电三极管形成放电开关，当其基极电位为逻辑时，该管截止；基极电位为逻辑时，该管导通。2555定时器功能端简介555集成定时器有八个引脚，其功能分别为：Ucc(8)：电源端，接正电源；Uss(1)：接地端；TH(6) ：阈值端，它是C1的输入端。TR(2) ：触发端，它是C2的输入端.Rd(4) ：异步复位端。Td(7) ：放电端。CO(5) ：控制电压端。当接外加电压时，可改变“阈值”和“触发”端的比较电平。OUT(3)：输出端。3工作原理二用555定时器构成施密特触发器1电路结构：将TH和TR相连作为信号输入端即可构成施密特触发器，见图.5.6(A)。2工作原理当Ui由0上升至Ucc*1/3时，Uc1=1,Uc2=0，触发器低电平置位，Q=U0=1。当Ui上升，在Ucc*1/3至Ucc*2/3之间，Uc1=1,Uc2=1，触发器保持，Q=U0=1。当UiUcc*2/3时，Uc1=1,Uc2=0，触发器低电平复位，Q=U0=0。当Ui由Ucc*下降至Ucc*1/3时，Uc1=1,Uc2=0，触发器低电平置位，Q=U0=1。若输入电压的波形是个三角波，则对应的输出波形如图.5.6所示，它是反相输出的施密特触发器。3电路特点: 施密特触发器具有滞回特性，即输出电压由高电平跳变为低电平时所对应的输入电压Ui和由低电平跳变为高电平所对应的输入电压Ui是不同的。4施密特触发器的应用用于波形变换和整形上图分别示出了不同的输入信号送到图.5.7反相输出的施密特触发器的输入端所得到的输出矩形脉冲。可以看出：A.实现了波形转换，将非矩形的波形变成了矩形波，B.实现了波形整形，将不规则的波形变成了比较规则的波形。用于脉冲鉴幅若需要保留一定幅值的脉冲信号，只要将阈值电压Ut1和Ut2调到合适的值即可。用于接口电路: 在接口电路，施密特触发器用于将输入脉冲整形。比如数字频率计，将输入的不规则周期信号经过施密特电路整形后变成边沿陡峭的矩形波送入门电路和计数器，见下图。三用555定时器构成单稳态触发器1电路结构用555定时器构成的单稳态触发器如图所示，它是靠Ui下降沿