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PC总线译码器设计摘要： 通过对微机应用系统中地址译码器设计方法的探讨指出了传统 器件的局限性提出一种用可编程逻辑器件PLD 设计任意地址范围译码器的简便方法该方法给出了利用地址区间边界值直接写出地址译码逻辑关系式的3个设计规则以及为进一步简化设计过程的2个补充设计规则此设计方法对于用FM 软件进行PLD 器件开发非常方便实用。 可编程逻辑器件(Programmable Logic Device简称PLD)是20世纪80年代蓬勃发展起来的专用集成电路的一个重要分支,PLD 器件以其优越的性能灵活的功能及崭新的设计方法使得数字系统的设计理论和设计方法发生了大的变化 它的应用已渗透到计算机硬件工业控制智能仪器家用电器和现代通讯等各个领域。 地址译码器在微机应用系统中是常用的逻辑部件。传统的设计方法采用MSI(Medium Scale Integration)译码器， 它的设计方法简单、使用方便，但由于内部逻辑结构固定，各输出端地址间隔相同，不能有效地分配地址，使其在某些场合的应用受到限制。而采用PLD 器件设计地址译码器则没有以上限制，它可设计出任意地址范围的译码器，实现传统设计方法需多片或多级译码才能完成的功能。在支持PLD 器件的设计开发软件工具中有编译型设计软件，如ABEL 和CUPL， 还有汇编型设计软件如PALASM 和FM（Fast-Map），其中FM软件适用于GAL（Generic Array Logic） 型PLD 器件的设计开发它的设计规则简单易于掌握但要求输入文件采用与或关系的逻辑描述方式。 在用FM作为PLD 器件开发软件设计任意地址范围译码器的过程中如果能够方便地直接写出其译码逻辑关系式无疑可对PLD 器件在这一领域的应用提供有力的支持本文提出利用地址区域边界值直接获得区间地址译码逻辑的方法来设计任意地址范围译码器并给出具体设计规则。1、 设计思想及方法微机系统中的地址译码一般应用于I/O 端口地址译码和存储器地址译码。存储器地址译码的思想基于微机系统的存储器组织结构，目前微机系统中存储器组织仍采用按字节编址的一维线性地址空间结构。存储芯片经字、位扩展后可构成多个存储模块，各模块内地址连续分布，由系统低端地址线构成模块中芯片内部寻址信号，不同模块间则由系统高端地址线构成模块译码选择信号。I/O 地址译码的特点是区间的范围小而数量多，设计方法与存储器地址译码相同。按照这一思想提出如下设计方法对于某给定地址区间AL,AH 若有地址A 与逻辑式FA AL和FAAH之间满足：当AAL 时, FAAL有效;当AAH时,FAAH有效,则F=FAAL FAAH 就意味着当ALAAH时F 有效,故F 正是地址区间AL,AH 的译码逻辑式。2、设计规则前述设计方法中需得到对于地址AL,AH 的逻辑关系式FAAL 和 FAAH,这成为设计实现的关键。如采用常规的组合逻辑电路设计方法，当地址译码的输入变量较多时，其求解过程相当复杂。根据数码比较的规律设法由已知地址范围两边界值归纳得到直接写出两个逻辑式的简便方法则可使设计过程大为简化。观察两个n 位二进制数A=An-1A n-2.A1A0和B=B n-1B n-2.B1B0, 若 B为已知由量值数码比较的规律可知AB 的条件为两数自高位起向右逐位比较,若An-1A n-2.A1A0= B n-1B n-2.B1B0则An-1 B n-1时 AB对应 B中值为 1的数位An 为 1,而对应 B中值为 0的数位 An为任意,则AB 成立。 3、应用P C 机 的软 件 资源 十分 丰 富 P C 机 的应 用更 是 日益广 泛 。为 达到 与外部 相 联 系 的 目的 通 常都 会 制 做 A D 、D A 等 具 有 特 定 功 能 的卡 ，然后 直接 插入P C 机主板 的扩 展槽 上 。而且 每个 卡 都有 自己 的Y O 地址 。P C 机 器I O 地 址 范 围为0 0 0H 3 F F H其 中 系统 板 和计 算 机 外 设 占用 了一部 分 ，给用户 保 留了一 部分 。但 用户 地址 译 码要在 卡上 实 现 。并 且 要 避 免 与其 它 卡 的地 址 冲 突 ，它 的地址应 能用跳 线或 其它 方法进行 改 变 。 该 译 码 电 路 的 核 心 器 件 为 8 位 比 较 器7 4 L S 6 8 8 ，图 1 所 示 是其电路 图 ，其 中 ，S W为8 位拨 段开 关 ，通过 改变 其开 关位 置 ，可 以达 到改 变I 0 地 址 的 目的 。7 4 L S 6 8 8 比较 器 的功 能 见 表 1 所列 。 当P i = Q i ( i = 0 ，1 ，2 7 )时 ，输 出有 效 。参与译 码 的地 址 线 为 A ，其 中 与 比较器 相 连 的地址 线 为A A 9 ，而A 。 A 。 则 留作 卡 上芯 片 的 内部寻址 。该 译 码 电路 的Y O 地址 选择 范 围较 宽 ，为O 0 0 H 一 3 F F H。P i 和Q i 的 排列 没 有 按 顺 序 排 的 主 要原 因是 考 虑 到P C B 图 的布 线美 观 、方 便 f 与 比较器 引 脚 有 关 1 。A E N 是 P C 总 线 的 一 个 输 出信 号 。表 l 中的 高 电 平 表 示计 算 机 处 于 D M A 响应 周 期 这时要 禁 止I O 地 址译码 使 用 局 部 译码 的译 码 电路 其 原 理 图见 图2 所示 。该 电路 的特点 是 有 8 路 译 码 输 出 ，并 可 通 过改 变跳 线 S 1， 、S 2 、S 3 来 改 变 I 0 的地 址 范 围 。设 跳线S1 、S 2： 、 S3 ， 向上短 接 和非 门的输 出相连 时 ， 状 态为 “ 0 ” 。而 向下 短接 和非 门输 入相 连 时 ，状态 为“ 1 ” ，那 么 ，会 出现 如 表 2 所 列 的I 0 地 址 的选 择范 围 。 图 2 中 的 S 1 S3 的 状 态 为 “ 0 0 0 ” ， 其 对 应 的译 码地 址便 可从 表2 查得 。 该译 码 电路 的原理 图见 图3 所示 。该 电路 的优点 是 电路 简 单 ，I O 地 址 的 变换 也 是 通 过 跳线S l - S 改 变 的 ，地 址 变 换 范 围 是0 B 0 H- 3 F F H，为单 译 码 输 出 。若 按 图3 所 示 的跳 线 位置 ，则译 码地 址为3 0 0 H 3 0 7 H 。此 种译码 主要 适用 于逻辑 关 系 比较 复杂 的译码 电 路 ，其 优 点 是设 计 灵 活 ，可 编 程 ，改 动 方便 。 并 可 多译 码输 出。P C 总 线译 码 电路 是P C 机 和P C 总线 与 外 设 连接 的重 要 部