数字电子技术医学课件

5.1 概述,5. 2 SR锁存器,5.3 电平触发的触发器,第5章 触发器,附：不同类型触发器之间的转换,5.4 脉冲触发的触发器,5.5 边沿触发的触发器,5.6 触发器的逻辑功能及其描述方法,触发器是构成时序逻辑电路的基本逻辑部件。 为了实现记忆1位二值信号的功能，触发器必须具备以下两个基本特点： 1. 具有两个能自行保持的稳定状态：用来表示逻辑状态0和1或二进制数的0和1； 2. 在触发信号的操作下，根据不同的输入信号可以置成0或1状态。,5.1 概述,在各种复杂的数字电路中，不但需要对二值信号进行算术运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单元电路统称为触发器(Flip-Flop)。,由于控制方式的不同(即信号的输入方式以及触发器状态随输入信号变化规律的不同)，触发器的逻辑功能在细节上又有所不同。因此根据触发器逻辑功能的不同分为SR触发器、JK触发器、T触发器、D触发器等几种类型。,由于采用的电路结构形式不同，触发信号的触发方式也不一样。触发方式分为电平触发、脉冲触发和边沿触三种。在不同的触发方式下，当触发信号到达时，触发器的状态转换过程具有不同的动作特点。掌握这些动作特点对于正确使用触发器是非常必要的。,根据存储数据的原理不同，还把触发器分为静态触发器和动态触发器两大类。静态触发器是靠电路状态的自锁存储数据的；而动态触发器是通过在MOS管栅极输入电容上存储电荷来存储数据的。如:输入电容上存有电荷为0状态，没有电荷为1状态。本章只介绍静态触发器。,SR锁存器(Set-Reset Latch,又称基本RS触发器)是各种触发器电路中结构形式最简单的一种，也是各种触发器电路的基本组成部分。,一、电路结构与工作原理：,5.2 SR锁存器,门电路不具备记忆功能,对于只有一个或非门G1，那么当另一个输入端接低电平时输出vO1的高、低电平将随输入vI1的高、低电平而改变。因此， G1不具备记忆功能。,如果用另一或非门G2将vO1反相（同时将G2的另一个输入端接低电平），则G2的输出vO2将与vI1同相。将vO2接回G1的另一个输入端，这样，即使vI1信号消失，vO1和vO2的状态也能保持下去。,我们将图中由两个或非门组成的电路称之为SR锁存器电路。,Q和Q称为输出端，定义Q=1、Q=0为触发器的1状态，Q=0、Q=1为触发器的0状态。,SD称为置位端或置1输入端，RD称为复位端或置0输入端。,由于G1和G2在电路中的作用完全相同，所以习惯上画成对称形式，如图。,输入SD=1, RD=0时,1,0,0,1,输出：,Q=1、Q=0保持1状态,在SD=1信号消失以后，,0,1,0,0,1,0,输出：,Q=0、Q=1保持0状态,在RD=1信号消失以后，,输入SD=0 , RD=0时,0,0,输出：,输出：,0,1,0,1,0,1,0,0,0,1,0,1,1,0,输入RD=1, SD=1时,不论原态如何，输出全是0,当RD=SD=1时, Q = Q= 0 违背互补输出的条件, 故不允许RD=SD=1同时输入，有约束条件SDRD=0。而且 RD 、SD同时回到0以后，无法确定触发器是1状态还是0状态。状态不定。,若从Q=0推算,Q=0、 Q=1,若从Q=0推算,Q=1、 Q=0,SR锁存器小结：,电路维持原状态不变。,RD 触发，Q=0，Q=1。在RD =1信号消失后，电路保持0状态不变。RD 端称为置0输入端或复位端。,SD 触发，Q=1，Q=0。在SD =1信号消失后，电路保持1状态不变。SD 端称为置1输入端或置位端。,Q=Q=0，不是定义的1状态和0状态。而且RD、SD同时回到0以后，无法确定触发器是1状态还是0状态。因此，正常工作时，输入信号应遵守SDRD=0的约束条件，即不允许输入RD=SD=1的信号。,用或非门组成的SR锁存器的特性表,因为锁存器新的状态Q*（Qn+1，也叫做次态）不仅与输入状态有关，而且与锁存器原来的状态Q（Qn，也叫做初态）有关，所以把Q也作为一个变量列入了真值表，并将Q称作状态变量，把这种含有状态变量的真值表叫做锁存器的特性表（或功能表）。,特性表（功能表）,初态：锁存器接收输入信号之前的状态，也就是锁存器原来的稳定状态。,次态：锁存器接收输入信号之后所处的新的稳定状态。,* SD、RD的1状态同时消失后状态不定。,电路组成和逻辑符号,SR锁存器也可以用与非门构成,信号输入端，低电平有效。 用SD表示置1输入端，RD表示置0输入端,工作原理,SD=1、RD=0时：由于RD=0，不论原来Q为0还是1，都有Q=1；再由SD=1、Q=1可得Q0。即不论锁存器原来处于什么状态都将变成0状态，这种情况称将锁存器置0或复位。RD端称为锁存器的置0端或复位端。,1,0,SD=0、RD=1时：由于SD=0，不论原来Q为0还是1，都有Q=1；再由RD=1、Q=1可得Q0。即不论锁存器原来处于什么状态都将变成1状态，这种情况称将锁存器置1或置位。SD端称为锁存器的置1端或置位端。,1,0,SD=1、RD=1时：根据与非门的逻辑功能不难推知，锁存器保持原有状态不变，即原来的状态被锁存器存储起来，这体现了锁存器具有记忆能力。,SD=0、RD=0时：Q=Q=1，不符合锁存器的逻辑关系。并且在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以锁存器不允许出现这种情况， RDSD =0仍是SR锁存器的约束条件。,特性表（真值表）,* SD、RD的0状态同时消失后状态不定。,输入信号直接加在输出门上，输入信号在全部作用时间里(SD或RD为1的全部时间)，都能直接改变输出端Q和Q的状态。这就是SR锁存器的动作特点。,二、动作特点,因此，也把SD（或SD）称作直接置位端，RD（或RD）称作直接复位端。并且将这个电路称为直接置位、复位锁存器(Set-Reset Latch)。,波形图,反映锁存器输入信号取值和状态之间对应关系的图形称为波形图。,置1,置0,置1,置1,置1,保持,不允许,SR锁存器的特点,（1）锁存器的次态不仅与输入信号状态有关，而且与锁存器的初态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态必须是互补关系，即有约束条件。,在数字电路中，凡根据输入信号RD、SD情况的不同，具有置0、置1和保持功能的电路，都称为SR锁存器。,集成SR锁存器,EN1时工作 EN0时禁止,作业(四)： P216 题4.1 题4.2,作业(五)： P248 题5.1 题5.2,在电平触发的触发器电路中，除了置1、置0输入端外，又增加了一个触发信号输入端。只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。通常将这个触发信号称为时钟信号(CLOCK)，记做CLK。当系统中有多个触发器需要同时动作时，就可以用同一个CLK信号作为同步控制信号。,5.3 电平触发的触发器,电平触发SR触发器，又称为同步SR触发器，由G1、G2组成SR锁存器,由G3、G4组成输入控制电路。,一、电平触发 SR触发器的电路结构,符号方框内C1表示CLK是编号为1的一个控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平时(C1=1),1S和1R信号才起作用。框图外部的输入端处没有小圆圈表示CLK高电有效，有小圆圈则低电平有效。,CLK=0时，G3、G4门被封锁，S、R不会影响输出状态，故触发器维持原状态不变。,CLK=1时， S 、 R信号通过G3、G4反相加到SR锁存器上，触发电路发生变化，使触发器状态跟随输入信号状态的变化而改变。将CLK的这种控制方式称为电平触发方式。输入信号同样需要遵守SR=0的约束条件。,二、电平触发 SR触发器的工作原理,功能表,约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1时CLK回到0，触发器的次态将无法确定。,在使用电平触发SR触发器时，有时还需要在CLK信号到来之前将触发器置成指定状态，为此设置了异步置位(置1)输入端SD和异步复位(置0)输入端RD，只要在SD或RD加入低电平，即可立即将触发器置1或置0，而不受时钟信号和输入信号的控制，触发器在时钟信号控制下正常工作时应使其无效(处于高电平)。,注意：在具体使用电平触发SR触发器的情况下，用SD或RD将触发器置位或复位应当在CLK=0的状态下进行，否则在SD或RD返回高电平以后预置的状态不一定能保存下来。,三、电平触发 SR触发器的动作特点,（1）时钟电平控制。在CLK1的全部时间里S和R变化都将引起触发器输出端状态的变化，因此输入信号多次发生变化，触发器的状态也会发生多次翻转，降低了电路的抗干扰能力；CLK0时状态保持不变(保存了CLK回到0以前瞬间的状态)，与SR锁存器相比，对触发器状态的转变增加了时间控制。 （2） S 、 R之间有约束。不能允许出现S 和R同时为1的情况，否则会使触发器处于不确定的状态。,波形图,不变,不变,不变,不变,不变,不变,置1,置0,置1,置0,不变,例：已知电平触发SR触发器的输入信号波形如下图，试画出Q、Q端的电压波形。设触发器的初态为Q=0。,在第二个CLK高电平期间若S=R=0，则触发器的输出状态应保持不变。但由于此期间S端出现了一个干扰脉冲，因而触发器被置成了Q=1。,解：由给定的输入波形可见在第一个CLK高电平期间先是S=1、R=0，输出被置成Q=1，Q=0。随后输入变成了S=R=0，因而输出状态保持不变。最后输入又变为 S=0、R=1，将输出置成Q=0，Q=1，故CLK回到低电平以后触发器停留在Q=0，Q=1的状态。,为了适应单端输入信号的场合,有时把电平触发SR触发器作成S=D、R=D的形式，称为电平触发D触发器(或D型锁存器)。如74LS75为4位D型锁存器。,D端为数据输入端，CLK为控制端，当CLK=1时输出端状态随输入端的状态而改变，当CLK =0时输出状态保持不变。,四、TTL电平触发D触发器,功能表,五、CMOS电平触发D触发器,CLK=1时，TG1导通TG2截止，Q= D。且在CLK=1的全部时间里Q端的状态始终跟随D端的状态而改变。,因为CLK有效期间，输出与输入的状态保持相同，所以这个电路又称为“透明的D型锁存器”。,集成电平触发D触发器,CLK1、2,CLK3、4,POL1时，CLK1有效，锁存 的内容是CLK下降沿时刻D的值； POL0时，CLK0有效，锁存 的内容是CLK上升沿时刻D的值。,例：电平触发D触发器的CLK和输入端D的电压波形如图所示，试画出Q和Q端的电压波形。假定触发器初态Q=0。,解：根据D触发器的特性表可知，电平触发D触发器在CLK=1期间输出Q与输入D的状态相同，而当CLK变为低电平以后，触发器将保持CLK变为低电平之前的状态。这样就可以画出Q和Q的电压波形了。,说明:,CLK=1期间,若输入信号多次发生变化，则触发器状态将多次翻转，从而降低了电路的抗干扰能力。作为计数使用时，将发生空翻。,SR锁存器和电平触发SR触发器的不足: 输入有约束条件,存在空翻现象。,作业(四)：P216 题4.5,作业(五)：P248 题5.5,1.电路结构：由两个相同的电平触发的SR触发器组成，主从CLK信号的相位相反。,延迟 输出,为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次。故设计出脉冲触发的触发器。,一、主从SR触发器,5.4 脉冲触发的触发器,2.工作原理,主触发器根据S和R的状态翻转，而从触发器保持原来的状态不变。,CLK由高变低时，在CLK=0的全部时间里主触发器的状态不再改变；从触发器按照与主触发器相同的状态翻转。因此在CLK的一个变化周期中，触发器输出端的状态只可能改变一次。,图形符号中的“ ”表示“延迟输出”，即CLK返回0以后输出状态才改变。因此输出状态的变化发生在CLK信号的下降沿。,比如：CLK=0时，触发器的初态为Q=0，当CLK由0变为1以后，若S=1、R=0，主触发器将被置1，即Qm=1、Qm=0，而从触发器保持0状态不变。当CLK回到低电平以后，从触发器的CLK变成了高电平，它的输入SS=Qm=1、RS=Qm=0，因而输出被置成Q=1。,此符号表示CLK高电平有效的脉冲触发特性(CLK以低电平为有效信号时，在CLK输入端加有小圆圈，输出状态的变化发生在CLK脉冲的上升沿),说明：,1.主从SR触发器克服了CLK=1期间触发器输出状态可能多次翻转的问题。但由于主触发器本身是电平触发SR触发器，所以在CLK=1期间Qm和Qm的状态仍然会随S、R状态的变化而多次改变，而且输入信号仍须遵守约束条件SR=0。,(3)集成触发器多有异步输入端 （74LS71）。,例：主从SR触发器的CLK、S和R的电压波形如下图，试画出Q和Q端的电压波形。设触发器初态Q=0。,法一: (1)通过CLK、S、R 确定Qm、Qm (2)通过CLK、SS、RS确定Q、Q,功能更完善，出现S=R=1时，触发器状态也确定的一种触发器。,1、结构特点,将从触发器的Q、Q端作为一对附加控制信号，接回到输入端。功能上因区别于主从SR触发器，故用J、K表示信号输入端，称主从JK触发器。,二、主从JK触发器,若J=1、K=0，则CLK=1时主触发器置1(原来是0则置成1，原来是1则保持1)，待CLK=0以后，从触发器也随之置1，即Q*=1,若J=0、K=1，则CLK=1时主触发器置0，待CLK=0以后，从触发器也随之置0，即Q*=0,若J=K=0，由于门G7G8被封锁，主从触发器保持原状态不变，即Q*=Q。,（1）Q=0，G8门被Q端的低电平封锁，CLK=1时仅G7输出低电平信号，故主触发器置1，待CLK=0以后从触发器也跟着置1，即Q*=1。,若J=K=1，要考虑两种情况,即：Q*=Q,（2）Q=1，G7门被Q端的低电平封锁，CLK=1时仅G8输出低电平信号，故主触发器置0，待CLK=0以后从触发器也跟着置0，即Q*=0。,即：Q*=Q,综上，无论Q=1还是Q=0，触发器的次态可统一表示成Q*=Q。即当J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态。,2、工作原理,1.J=K=0时，相当SR=00 维持原态不变,4.J=1，K=1时，相当S=Q，R=Q Q=0时，SR=10Q*=1 Q=1时，SR=01Q*=0 此时，Q状态在CLK作用下，交替翻转，称为计数翻转，Q*=Q。,SJQ RKQ,JK触发器的特性表,某些集成触发器产品，具有多输入端，此时，J1和J2、K1和K2是与的关系。描述逻辑功能时，应以J1J2和K1K2分别代替体性表中的JK。,主从JK触发器的时序图,这里设Q=0。,例：在主从JK触发器电路中，CLK、J、K的波形图如下，试画出Q、Q端对应的电压波形。设初态为Q=0。,可以看出，触发器输出端状态的改变均发生在CLK信号的下降沿，而且即使CLK=1时J=K=1，CLK下降沿到来时触发器的次态也是确定的。,解：由于每一时刻J、K的状态均已由波形图给定，而且CLK=1期间J、K的状态不变，所以只要根据CLK下降沿到达时JK的状态去查主从JK触发器的特性表，就可以逐段画出Q和Q端的电压波形了。,(2)主触发器本身仍是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。,3、动作特点,(1)触发器翻转为两步动作 第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q端状态的改变发生在CLK的下降沿。,主从JK触发器已克服了空翻和输入的约束条件，但仍存在一次翻转的缺陷。,分析：主从触发器的一种特殊情况,在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此时刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。,举例说明：主从SR触发器、主从JK触发器,主从SR触发器：假定初始状态为Q=0，CLK=0。如果CLK变成1以后先是S=1、R=0，然后在CLK下降沿到来之前又变成了S=R=0，那么用CLK下降沿到达时的S=R=0状态去查触发器的特性表会得到Q*=Q=0的结果。然而由于CLK=1的开始阶段曾出现过S=1、R=0的输入信号，主触发器已被置1，所以CLK下降沿到达后从触发器也随之置1，即实际次态为Q*=1。,结论：CLK=1期间，输入信号有变化的情况下，判断主触发器Qm的最后状态，若最后触发器的功能是保持，则其前一状态就为最后状态Qm ；当CLK回到低电平后，最后的输出状态Q*= Qm 。,因此，在使用主从结构触发器时必须注意：只有在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。,主从JK触发器,CLK=1的全部时间主触发器都可以接收输入信号。由于Q、Q端接回到了输入门上，所以Q=0时主触发器只能接受置1信号，在Q=1时主触发器只能接受置0信号，其结果就是在CLK=1期间主触发器只可能翻转一次，一旦翻转了就不会翻回原来的状态 (一次翻转效应) 。但在主从SR触发器中，由于没有Q、Q端接到输入端的反馈线，所以CLK=1期间S、R状态多次改变时，主从触发器状态也会随着多次翻转。,例:主从JK触发器中,已知CLK、J、K的电压波形,试画出与之对应的输出端电压波形(初态Q=0)。,分析：CLK=1期间，J、K的电平发生变化，故须考虑该期间输入状态的变化过程才能确定CLK下降沿到达时触发器的次态。,结论：CLK=1期间，输入信号有变化的情况下，若在初态Q=0期间出现过J=1(K任意)信号，则Q*=1；若在初态Q=1期间出现过K=1(J任意)信号，则Q*=0。,集成主从JK触发器,作业(四)：P217 题：4.7 题：4.8 题：4.10,作业(五)：P250 题：5.7 题：5.9 题：5.12,5.5 边沿触发的触发器,为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。,形式上也是一种主从结构，由两个电平触发D触发器FF1和FF2组成。, 原理框图,一、用两个电平触发D触发器组成的边沿触发器,2. 工作原理,CLK=0时，CLK1=1，因而FF1的输出Q1跟随输入D的状态变化，即Q1=D。同时，CLK2=0，FF2的输出Q2(即电路最后输出Q)保持原来状态(即前一个时刻的FF1的输出，注意此时不一定是D)不变。,CLK由低变高时，CLK1=0，于是Q1保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变。同时，CLK2=1，使Q2跟随Q1，即输出端被置成了与CLK上升沿到达前瞬间D端相同的状态，而与以前和以后D端的状态无关。,3. CMOS边沿触发D触发器电路结构,形式上也是一种主从结构，由CMOS非门和传输门组成基本触发器，具有与典型的主从结构触发器(主从SR触发器、主从JK触发器)完全不同的动作特点。,CLK1 时，传输门TG2、TG3导通。,CLK0 时传输门TG1、TG4导通。,4. 工作原理, TG1,TG4导通；TG2,TG3断开，切断主从触发器间的联系。,Q1=DQ1=D为接收信号作准备，但因主触发器未形成反馈连接，不能自行保持，因此Q1跟随D端的状态变化。从触发器中TG4通，从触发器Q、Q维持原态不变，但与主触发器无联系。,TG2,TG3导通；TG1,TG4截止，切断外输入信号和主触发器之间的联系，使D的变化不再影响触发器的状态。,由于门G1的输入电容存储效应，G1输入端的电压不会立即消失，故Q1把TG1被切断前的状态保存下来。,由于TG3导通、TG4截止，主触发器的状态通过TG3和G3、G4送到了输出端，使Q*=Q1=D(CLK上升沿到达时D的状态)。,输出状态转换发生在CLK上升沿，而且触发器所保存下来的状态仅仅取决于CLK上升沿到达时的输入状态，而与以前和以后D端的状态无关。因此称此触发器为上升沿触发的边沿触发器。因输入信号是以单端D给出的，所以也叫做D触发器。,5. 动作特点：,6. 图形符号及特性表：,在图形符号中，用CLK输入框处的“”表示触发器为边沿触发方式 。在特性表中，则用CLK一栏里的“”表示边沿触发方式，而且是上升沿触发。(如果是下降沿触发，则应在CLK输入端加画小圆圈，并在特性表中以“”表示。),(1)在互补CLK作用下，使主、从触发器一通一止， 无空翻。,说明：,(2)将传输门的C、C互换，可实现下降沿触发。,(3)可有异步置1、清0输入端SD、RD。非门须改成或非门。,集成边沿D触发器,注意：CC4013的异步输入端RD和SD为高电平有效。,集成边沿JK触发器特性表,集成边沿JK触发器,74LS112为CLK下降沿触发，且其异步输入端RD和SD为低电平有效。 CC4027为CLK上升沿触发，且其异步输入端RD和SD为高电平有效。,注意,边沿触发器的共同动作特点,触发器的次态仅取决于CLK信号的上升沿或下降沿到达时输入端的逻辑状态。 在这之前或之后，输入信号的变化对触发器输出的状态没有影响。 这个特点有效的提高了触发器的抗干扰能力，提高了电路的工作可靠性。,例: 图中的CMOS边沿触发器中，D和CLK的电压波形如图，求Q端的电压波形。设初态Q=0。,解：由边沿触发器的动作特点可知，触发器的次态仅取决于CLK上升沿到达时刻D端的状态，即： D=1，Q*=1；D=0，Q*=0。,5.6 触发器的逻辑功能及其描述方法,按照触发器逻辑功能的不同特点，通常将时钟控制的触发器分为SR触发器、JK触发器、T触发器和D触发器等几种类型。,由于每种触发器电路的信号输入方式不同(有单端输入的，也有双端输入的)，触发器的次态与输入信号逻辑状态间的关系也不同，所以它们的逻辑功能也不完全一样。,5.6.1 概述,定义：凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。,脉冲触发SR触发器、主从SR触发器、维持阻塞SR触发器都属于SR触发器。,5.6.2 SR触发器,SR锁存器因没有时钟控制信号，故不属于SR触发器。,把特性表中所规定的逻辑关系写成逻辑函数式，则得到,利用约束条件，化简,这个方程称为SR触发器的特性方程。,状态转换图,状态转换图可以形象地表示SR触发器的逻辑功能。以两个圆圈分别代表触发器的两个状态，用箭头表示状态转换的方向，同时在箭头旁注明转换条件。(三要素),因此在描述触发器的逻辑功能时就有了特性表、特性方程和状态转换图三种方法。,凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，无论其触发方式如何，均称为JK触发器。,主从JK触发器、维持阻塞JK触发器都属于JK触发器。,5.6.3 JK触发器,把特性表中所规定的逻辑关系写成逻辑函数式，则得到,得到特性方程为,某些场合需要这样一种逻辑功能的触发器，在控制信号T=1时，每来一个CLK信号输出状态就翻转一次，当T=0时，输出状态保持不变，这种逻辑功能的触发器称为T触发器。,特性方程为,T触发器特性表,5.6.4 T 触发器,T触发器的状态转换图,事实上，只要将JK触发器两个输入端连在一起作为T端，就可以构成T触发器。因此触发器的定型产品中通常没有T触发器。,时序图,T触发器：T端固定接高电平，即恒为1时，触发器在每个CLK作用下翻转。 T是T触发器的特例。,5.6.5 T触发器,特性表,逻辑符号,状态图,凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，为D触发器。,电平触发D触发器、主从D触发器、维持阻塞D触发器都属于D触发器。,特性方程为,D触发器特性表,5.6.6 D触发器,触发器的逻辑功能和电路结构形式是不同的两个概念。 逻辑功能是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。 这种逻辑关系可以用特性表、特性方程或状态转换图给出。 根据逻辑功能的不同把触发器分为：,SR触发器、JK触发器、T触发器、D触发器,5.6.7触发器的电路结构和逻辑功能、触发方式的关系,一、电路结构和逻辑功能,由电路的结构形式不同，可以将触发器分为：电平触发的触发器、脉冲触发的触发器、边沿触发的触发器。,由于电路结构形式的不同，它们有不同的动作特点。 同一