集成电路及微机械加工技术.doc

集成电路及微机械加工技术-半导体集成电路器件基础(MOS部分）一、结型场效应管特性 JFET的结构是在N型半导体硅片的两侧各制造一个PN结，形成两个PN结夹着一个N型沟道的结构。一个P区即为栅极，N型硅的一端是漏极，另一端是源极根据结型场效应三极管的结构，因它没有绝缘层，只能工作在反偏的条件下，对于N沟道结型场效应三极管只能工作在负栅压区，P沟道的只能工作在正栅压区，否则将会出现栅流。现以N沟道为例说明其工作原理栅源电压对沟道的控制作用 当VGS=0时，在漏、源之间加有一定电压时，在漏、源间将形成多子的漂移运动，产生漏极电流。当VGS0时，PN结反偏，形成耗尽层，漏、源间的沟道将变窄，ID将减小，VGS继续减小，沟道继续变窄，ID继续减小直至为0。当漏极电流为零时所对应的栅源电压VGS称为夹断电压VGS(off)漏源电压对沟道的控制作用 在栅极加上电压，且VGSVGS(off)，若漏源电压VDS从零开始增加，则VGD=VGS-VDS将随之减小。使靠近漏极处的耗尽层加宽，沟道变窄，从左至右呈楔形 当VDS增加到使VGD=VGS-VDS=VGS(off)时，在紧靠漏极处出现预夹断，当VDS继续增加，漏极处的夹断继续向源极方向生长延长。漏源电压对沟道的控制作用结型场效应晶体管输出特性曲线(a) 漏极输出特性曲线 (b) 转移特性曲线理想MOS的结构和能带图栅源电压VGS的控制作用当栅极加有电压时，若0VGSVGS(th)时，通过栅极和衬底间的电容作用，将靠近栅极下方的P型半导体中的空穴向下方排斥，出现了一薄层负离子的耗尽层。耗尽层中的少子将向表层运动，但数量有限，不足以形成沟道，将漏极和源极沟通，所以不可能以形成漏极电流ID栅源电压VGS的控制作用进一步增加VGS，当VGSVGS(th)时（ VGS(th) 称为开启电压)，由于此时的栅极电压已经比较强，在靠近栅极下方的P型半导体表层中聚集较多的电子，可以形成沟道，将漏极和源极沟通。如果此时加有漏源电压，就可以形成漏极电流ID。在栅极下方形成的导电沟道中的电子，因与P型半导体的载流子空穴极性相反，故称为反型层 随着VGS的继续增加，ID将不断增加。在VGS=0V时ID=0，只有当VGSVGS(th)后才会出现漏极电流，这种MOS管称为增强型MOS管漏源电压VDS对漏极电流ID的控制作用当VGSVGS(th)，且固定为某一值时，来分析漏源电压VDS对漏极电流ID的影响。VDS的不同变化对沟道的影响可以有如下关系VDS=VDGVGS =VGDVGS VGD=VGSVDS漏源电压VDS对漏极电流ID的控制作用 当VDS增加到VGS-VT时。这相当于VDS增加使漏极处沟道缩减到刚刚开启的情况，称为预夹断Vsat 。当VDS进一步增加时，此时预夹断区域加长，伸向S极。 VDS增加的部分基本降落在随之加长的夹断沟道上， ID基本趋于不变，进入饱和区。MOS场效应管漏极输出特性曲线ID=f(VDS)VGS=constMOS场效应管的伏安特性表示式线性区: ID ( Z n Ci / L ) (VGS VT ) VDS 饱和区为: ID sat ( Z n Ci / 2L ) (VGS VT )2 ( Z n Ci / 2L ) (VGS VT )2 ( 1 + VDS ) 是沟道长度调制系数V-1一般的非饱和区: ID = ( Z n Ci / L ) (VGS VT ) VDS VDS2/2 Z n Ci / L 称为增益因子（或导电因子）线性区的跨导: gm = ( Z n Ci / L ) VDS VDS 饱和区的跨导: gm sat = ( Z n Ci / L ) ( VGS VT MOS场效应管的阈值电压VT VT (平带电压VF)(栅SiO2上的电压)(半导体表面势垒区上的电压) 平带电压VF (金属-半导体功函数之差)(栅SiO2中的电荷/Cox)MOS场效应管的高频特性截止频率 fT ： “输出交流电流 = 输入交流电流 ” 时的工作频率MOS场效应管的高频特性提高MOS场效应管截止频率的措施 缩短 L ( 现已进入深亚微米短沟问题 ) 提高n : 采用n沟器件; 采用(100)晶面, 并增加表面工艺以改善表面迁移率;采用离子注入-埋沟结构以提高表面迁移率;采用调制掺杂异质结高载流子迁移率FET;采用应变Si技术 (用Si/SiGe异质结来制造CMOS等) .提高 vs ( 寻找新材料 ) 减小寄生和输出电容等 ( 这可大大提高 fT ) 提高MOS场效应管截止频率的措施 减少MOS场效应管沟道长度垂直的措施 减少MOS场效应管沟道长度横向的措施 MOS场效应管中存在的沟道掺杂的效应目的: 避免S-D穿通 在n沟和p沟中分别注入反型杂质；注入要较深。 控制VT 在沟道中掺入与衬底型号相同的杂质；注入要较浅 使VT和 S。沟道掺杂对VT的影响: 浅注入 (xsWm): 相当于衬底掺杂浓度提高 使VT和 ID, 故一般不用. 实际上是xsWm情况: 使VTMOS场效应管中存在的沟道掺杂的效应MOS场效应管中存在的沟道长度调制效应夹断区(或速度饱和区)长度 Ld : Ld范围是耗尽区, 在ld 上承受了 过剩电压(VDS-VDsat) VDS 增加, 使ld增大有效沟长(L - ld )减短 沟道长度调制效应 : Ld (VDS - VDsat ) / NA 1/2 , NA是沟道掺杂浓度. 不饱和沟道 L越短, 电流不饱和现象就越严重 一种短沟道效应.饱和漏极电流 ID饱和: 用(L - ld )代替IDsat 中的 L, 则得 (当ld L时) : ID饱和 IDsat ( 1 + ld / L ) ; 实际上, 常采用简单的线性模型: ID饱和 = IDsat 1 + (VDSVDsat )/VA ,VA是MOSFET的Early电压, VA 越小,调制效应越显著器件性能越差.五、双极与场效应晶体管对比双极型三极管场效应三极管结构NPN型PNP型C与E一般不可倒置使用结型耗尽型 N沟道 P沟道绝缘栅增强型 N沟道 P沟道绝缘栅耗尽型 N沟道 P沟道D与S有的型号可倒置使用载流子多子扩散少子漂移多子漂移输入量电流输入电压输入控制电流控制电流源CCCS()电压控制电流源VCCS(gm)噪声较大较小温度特性受温度影响较大较小，可有零温度系数点输入电阻几十到几千欧姆几兆欧姆以上静电影响受静电影响小易受静电影响频率高低集成工艺不易大规模集成，实用于模拟集成电路适宜大规模和超大规模集成薄膜电阻特性对比扩散电阻金属薄膜电阻结构硼扩散电阻，磷扩散电阻，夹断电阻，埋层电阻，注入电阻CrSi电阻NiCr电阻温度系数大，大约2000PPm小，大约100PPm最大攻耗5E-6W/m25E-6W/m2n 作业：请比较JFET与MOS管之间的特点与差异？n 提高MOS管的开关速度有那些方法？n 请解释一下MOS管的短沟道效应，并提出抑制短沟道效应的方法。n 提高MOS管耐压的方法有那些？n MOS管与双极晶体管之间的的特点有那些？微电子技术发展的规律及趋势? Moore定律：1965年Intel公司的创始人之一Gordon E. Moore预言集成电路产业的发展规律 集成电路的集成度每三年增长四倍 特征尺寸每三年缩小 倍1965，Gordon Moore 预测半导体芯片上的晶体管数目每两年翻两番；储器容量 60%/年 每三年，翻两番；芯片上的体管数目 微处理器性能， 每三年翻两番Moore定律 性能价格比在过去的20年中，改进了1,000,000倍，在今后的20年中，还将改进1,000,000倍，很可能还将持续 40年 。等比例缩小(Scaling-down)定律? 1974年由Dennard? 基本指导思想是：保持MOS器件内部电场不变：恒定电场规律，简称CE律 等比例缩小器件的纵向、横向尺寸，以增加跨导和减少负载电容，提高集成电路的性能 电源电压也要缩小相同的倍数? 漏源电流方程：? 由于VDS、(VGS-VTH)、W、L、tox均缩小了k倍，Cox增大了k倍，因此，IDS缩小k倍。门延迟时间tpd为：? 其中VDS、IDS、CL均缩小了k倍，所以tpd也缩小了k倍。标志集成电路性能的功耗延迟积PWtpd则缩小了k3倍。恒定电场定律的问题：阈值电压不可能缩的太小；源漏耗尽区宽度不可能按比例缩小；电源电压标准的改变会带来很大的不便。? 恒定电压等比例缩小规律(简称CV律)保持电源电压Vds和阈值电压Vth不变，对其它参数进行等比例缩小；按CV律缩小后对电路性能的提高远不如CE律，而且采用CV律会使沟道内的电场大大增强；CV律一般只适用于沟道长度大于1mm的器件，它不适用于沟道长度较短的器件。? 准恒定电场等比例缩小规则，缩写为QCE律CE律和CV律的折中，本世纪初采用的最多；随着器件尺寸的进一步缩小，强电场、高功耗以及功耗密度等引起的各种问题限制了按CV律进一步缩小的规则，电源电压必须降低。同时又为了不使阈值电压太低而影响电路的性能，实际上电源电压降低的比例通常小于器件尺寸的缩小比例；器件尺寸将缩小k倍，而电源电压则只变为原来的l/k倍? 21世纪硅微电子技术的三个主要发展方向：特征尺寸继续等比例缩小；集成电路(IC)将发展成为系统芯片(SOC)；微电子技术与其它领域相结合将产生新的产业和新的学科，例如MEMS、DNA芯片等微电子器件的特征尺寸继续缩小? 第一个关键技术层次：微细加工0.15mm和0.13m m已进入大生产；0.09m m和0.75m m正在进入大生产技术也已经完成开发，具备大生产的条件；当然仍有许多开发与研究工作要做，例如IP模块的开发，为EDA服务的器件模型模拟开发以及基于上述加工工艺的产品开发等；在0.07-0.065um正在研发阶段，最关键的加工工艺光刻技术还是一个大问题，尚未解决? 第二个关键技术：互连技术铜互连已在0.15/0.13um技术代中使用；但是在0.13um以后，铜互连与低介电常数绝缘材料共同使用时的可靠性问题还有待研究开发? 第三个关键技术新型器件结构；新型材料体系：高K介质，金属栅电极，低K介质，SOI材料SOI技术的优点：完全实现了介质隔离, 彻底消除了体硅CMOS集成电路中的寄生闩锁效应；速度高；集成密度高；工艺简单；减小了热载流子效应；短沟道效应小,特别适合于小尺寸器件；体效应小、寄生电容小，特别适合于低压器件SOI技术的缺点：SOI材料价格高；衬底浮置；表层硅膜质量及其界面质量集成电路走向系统芯片：IC设计与制造技术水平的提高，IC规模越来越大，已可以在一个芯片上集成108109个晶体管。IC的速度很高、功耗很小，但由于PCB板中的连线延时、噪声、可靠性以及重量等因素的限制，已无法满足性能日益提高的整机系统的要求。在需求牵引和技术推动的双重作用下，将整个系统集成在一个微电子芯片上（系统芯片SOC）。系统芯片(SOC)与集成电路(IC)的设计思想是不同的，它是微电子技术领域的一场革命。SOC是从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个芯片上完成整个系统的功能。SOC必须采用从系统行为级开始自顶向下(Top-Down)地设计SOC的优势：嵌入式模拟电路的Core可以抑制噪声问题；嵌入式CPU Core可以使设计者有更大的自由度；降低功耗，不需要大量的输出缓冲器；使DRAM和CPU之间的速度接近。SOC与IC组成的系统相比，由于SOC能够综合并全盘考虑整个系统的各种情况，可以在同样的工艺技术条件下实现更高性能的系统指标；若采用IS方法和0.35mm工艺设计系统芯片，在相同的系统复杂度和处理速率下，能够相当于采用0.25 0.18mm工艺制作的IC所实现的同样系统的性能；与采用常规IC方法设计的芯片相比，采用SOC完成同样功能所需要的晶体管数目可以有数量级的降低SOC的三大支持技术：软硬件协同设计：Co-Design；IP技术；界面综合(Interface Synthesis)技术。软硬件Co-Design：面向各种系统的功能划分理论(Function Partation Theory)，计算机，通讯，压缩解压缩，加密与解密IP技术：软IP核：Soft IP (行为描述)；固IP核：Firm IP (门级描述，网单)；硬IP核：Hard IP(版图)。通用模块：CMOS DRAM；数模混合：D/A、A/D；深亚微米电路优化设计：在模型模拟的基础上，对速度、功耗、可靠性等进行优化设计；最大工艺容差设计：与工艺有最大的容差Interface Synthesis：IP + Glue Logic (胶连逻辑)；面向IP综合的算法及其实现技术MEMS技术和DNA芯片：微电子技术与其它学科结合，诞生出一系列崭新的学科和重大的经济增长点MEMS (微机电系统) ：微电子技术与机械、光学等领域结合；DNA生物芯片：微电子技术与生物工程技术结合。从广义上讲，MEMS是指集微型传感器、微型执行器、信号处理和控制电路、接口电路、通信系统以及电源于一体的微型机电系统。MEMS技术是一种多学科交叉的前沿性领域，它几乎涉及到自然及工程科学的所有领域，如电子、机械、光学、物理学、化学、生物医学、材料科学、能源科学等。MEMS在航空、航天、汽车、生物医学、环境监控、军事以及几乎人们接触到的所有领域中都有着十分广阔的应用前景：微惯性传感器及微型惯性测量组合能应用于制导、卫星控制、汽车自动驾驶、汽车防撞气囊、汽车防抱死系统(ABS)、稳定控制和玩具；微流量系统和微分析仪可用于微推进、伤员救护；MEMS系统还可以用于医疗、高密度存储和显示、光谱分析、信息采集等等；已经制造出尖端直径为5mm的可以夹起一个红细胞的微型镊子，可以在磁场中飞行的象蝴蝶大小的飞机等微电子与生物技术紧密结合的以DNA(脱氧核糖核酸)芯片等为代表的生物工程芯片将是21世纪微电子领域的另一个热点和新的经济增长点，它是以生物科学为基础，利用生物体、生物组织或细胞等的特点和功能，设计构建具有预期性状的新物种或新品系，并与工程技术相结合进行加工生产，它是生命科学与技术科学相结合的产物，具有附加值高、资源占用少等一系列特点，正日益受到广泛关注。目前最有代表性的生物芯片是DNA芯片。半导体集成电路器件基础（二极管部分）参考书：一、晶体管原理（陈星弼、唐茂成编，晶体管原理与设计，成电出版社）二、集成电路设计（朱正涌，半导体集成电路，清华大学出版社）三、集成电路工艺K.A.杰克逊，半导体工艺，科学出版社四、MEMS加工工艺曾莹，严利人等，微电子制造科学原理与工程技术，电子工业出版社一、基础理论导体：例如 Au、Ag、Cu、Al 等； 电子能够自由运动 有自由电子， 电阻率：10-610-4.cm绝缘体： 例如 水晶、金刚石、SiO2、Si3N4 等； 电子不能自由运动 没有自由电子 电阻率：1010.cm半导体： 例如 Si、Ge、GaAs、GaN、InP 等； 电子能否自由运动？有无自由电子 电阻率：10-41010.cm半导体结构：原子之间结合：共价键；形成的晶体结构：正四面体，具有金刚石晶体结构。元素半导体材料：Si、Ge；化合物半导体材料：GaAS、InP、ZnS等共价键 金刚石晶体结构晶向： （100）、（110）、（111）；应用：（100）常作为IC材料；（111）做高频三极管；（110）做压力传感器本征情况下的半导体电子：带负电的导电载流子，是价电子撑脱原子束缚后形成的自由电子，对于导带中占据的电子。空穴：带正电的导电载流子，是价电子撑脱原子束缚后形成的电子空穴，对于价带中占据的电子空穴。本征情况下的半导体有效质量与能级密度：对于处在真空中的自由电子，作用力除以由作用力引起的加速度为电子质量；而半导体的导带中电子，这个比值包含了晶格的性质和所处的能级，因此称为有效质量mn*，对于价带中的空穴，其有效质量为mp* 本征情况下的能带本征情况下的半导体本征载流子浓度由量子力学原理和质量作用定律，得出：其中C为与NV、NC无关的常数量掺杂情况下的半导体施主掺杂，主要有P，AS，Sb，称为N型半导；受主掺杂，主要有B，称为P型半导体。前面的是N型半导体的能带结构，后者是P型半导体的能带结构。掺杂半导体中的热平衡载流子浓度： 施主杂质和受主杂质：对于Si “施主”：P、As、Sb； “受主”：B、Al、Ga、In 。特点：提供载流子；掺入杂质较难（高温扩散，离子注入）。多数载流子和少数载流子：例如 n型半导体 电子：多数载流子(漂移运动)； 空穴：少数载流子(扩散运动) 。有害杂质： 例如 Au、Cu、Fe等重金属元素；特点：减少载流子 “复合中心”决定非平衡载流子寿命； 这些杂质很容易混入。n型半导体 n0 ND , p0 = ni2/ n0 ni2/ ND ； 有补偿时 n0 NDNA， p0 ni2/ (ND NA ) p型半导体 p0 NA , n0 = ni2/ p0 ni2/ NA ;有补偿时 p0 NAND， p0 ni2/ (NAND) 掺杂半导体非平衡半导体中的载流子浓度： 注入少数载流子 n p ni2 ， 复合，寿命复合 。抽取少数载流子 n p ni2， 产生，寿命产生。漂移运动 电场的作用 ：jn = sn E = n q n E n ；jp = sp E = p q p E p 。 = vd / E；扩散运动 浓度梯度的作用：jn = q Dn（dn/dx） dn/dx ；jp = q Dp（dp/dx） dp/dx 。L = D 。 掺杂情况下的半导体漂移与扩散的关系 Einstein关系：D / = kT / q 26 mV 室温下总电流密度: Jn = n q n E + q Dn (dn/dx)；JP = p q P E q DP (dn/dx) 。半导体载流子迁移率和方块电阻电导率 s = n q = 1/,电阻率 = 1 / (n q ) ;迁移率 = vd / E = q / m* cm2/V-s；电阻 R = ( l / S ) = ( l / d Z ) = (/ d ) ( l / Z ) R ( l / Z ) ,方块电阻 R = (/ d ) /半导体载流子迁移率的影响晶格散射： 温度愈高，晶体热运动愈激烈，载流子受到碰撞的机会愈多，故迁移率随着温度的增加而下降，在硅中，有晶格碰撞而引起的电子与孔穴的迁移率各为：电离杂质的散射：由于电离的杂质带有电荷，载流子经过其附近时会受到库仑力的作用，使载流子轨道弯曲而散射。如果只考虑这类散射，则迁移率与温度及杂质浓度的近似关系为：其它影响：中性杂质、位错或其它缺陷对载流子均有散射作用。当几种散射机构同时起作用时，迁移率的倒数为各种机构单独起作用时的迁移率的倒数之和。半导体载流子迁移率和方块电阻Si中电子的迁移率与温度的关系，见下图：二、PN结二极管特性PN结形成：PN结能带分析建立起自建电场，漂移电流与扩散电流相等，形成动态平衡。PN结内建电势：PN结耗尽区宽度PN结正向导通特性：正向电流 I正向 exp (qV/kT)反向电流 I反向 = I0I Ip + In I0 exp(qV/kT) 1 PN结反向截止特性：反向电流 I反向 exp (qV/kT)正向电流 I正向= I0，I Ip + In I0 exp(qV/kT) 1 PN结特性PN结温度特性 反向电流随着温度的升高而增大: 由于本征载流子浓度增大使少子扩散形成的的反向饱和电流增加 . Si p-n结: 温度每升高 6 0C, 反向电流将增大一倍. 正向电流随着温度的升高也增大:由于势垒高度降低注入的少子浓度增加少子扩散形成的正向电流增大. Si p-n结: 温度每增加100C, 正向电流约增加一倍. 正向结电压随着温度的升高而减小：由于势垒高度降低使正向结电压在温度升高时灵敏地减小(可用于测量温度和控制温度) 。Si p-n结: 正向结电压的变化率 2 mV/ 0C PN结击穿特性隧道击穿 ( Zener击穿 ): 是量子效应; 击穿电压主要与势垒区的电场、掺杂浓度、势垒高度和势垒厚度有关, 击穿电压很低 (一般是 6V ).提高PN结击穿的措施： 降低轻掺杂一边的杂质浓度 降低掺杂浓度的梯度 使p-n结面尽量接近平面 (加大扩散深度, 或采用高浓度扩散环、台面结、刻深槽等办法来避免横向扩散的影响) 防止表面电场集中而出现表面击穿 (可采用磨斜角等方法来削弱表面电场) PN结电容效应PN结具有一定的电容效应，它由两方面的因素决定。一是势垒电容CB 二是扩散电容CD 。势垒电容是由空间电荷区的离子薄层形成的。扩散电容是由多子扩散后，在PN结的另一侧面积累而形成的。PN结电容公式PN结电容效应 势垒电容 CJ = A/ W 反映p-n结势垒区中空间电荷的变化; 扩散电容 CDexp(qV/kT) 反映p-n结扩散区中注入少子电荷的变化; 扩散电导 GDexp(qV/kT) 反映少子扩散而引起p-n结的单向导电性.PN结开关速度开态 (导通) 注入非平衡少数载流子 在p-n结扩散区有等量的过剩电子，电荷和过剩空穴电荷的存储: 注入电流 IF 越大, 少子寿命越长, 存储的电荷也就越多. 关态 (截止) 在p-n结扩散区没有少数载流子的存储.开关时间: 开启时间 在扩散区建立起一定数量的过剩电荷存储注入非平衡少数载流子的过程比较快(开启时间短); 关断时间 把扩散区中存储的过剩电荷消除掉非平衡少数载流子的复合过程比较慢(关断时间长) p-n结二极管的开关时间主要决定于关断时间。PN结光电特性p-n结的光检测： 检测光的机理： p-n结各个区域吸收光 本征激发产生光生载流子 光生电子漂移到n区,光生空穴漂移到p区 在外电路形成光生电流。 检测光的主要区域 有源区： 是势垒区和扩散区！ 主要是势垒区。 注意： *光电池和太阳电池: 工作原理与光检测器件相同, 特点是大面积.*能够检测到的光与禁带宽度有关；*势垒区和扩散区中的复合中心要少；*不要求半导体是直接能带结构；*通过加大势垒区宽度可提高检测 灵敏度 pin结,APD,光电池等*加上反向电压可提高检测灵敏度和 响应速度; 有倍增时还可放大信号p-n结的发光： 发光机理： 高掺杂p-n结 p-n结正偏 注入少子自发复合发光。 主要的发光区域 有源区： 是扩散区, 其次是势垒区！ 主要是n型一边的扩散区。 受激发光激光：受激复合发光 相干光 ;受激复合发光 + 外激发光 通过光谐振腔产生 激光 单色,高光强. 注意：* p-n结高掺杂; *发光波长与禁带宽度有关；*势垒区中的复合中心要少；*要求有源区中的复合是直接复合采用GaAs等。肖特基结形成理想情况下 实际情况下肖特基结伏安特性：主要是多数载流子电流; 而且主要是热离子发射式的电流. J = JSM JMS = JS exp(eV/kT) 1 ,式中 JS = A* T2 exp( - qn / kT ) . * 与p-n结的比较 伏安特性类似, 但电流大得多, 导通电压低等效电路: 结电容Cj + 二极管结电阻rd + 串联体电阻rs; *低频时： rs rd , 故rs可忽略; *在高频时： 结阻抗Z降低 Z吸收的功率减少rs耗散的功率需要计入 . 截止频率fT: 根据 (Z吸收的功率) = ( rs耗散的功率)，得到截止频率： fT 1 / (2Cj2 rd rs ) 1/2 . 为提高, 要求Cj、 rd和rs都较低肖特基结结构金属覆盖式结构：击穿电压较低，漏电流较大加设保护环式结构：击穿电压较高，但面积和寄生电容增大削弱边缘场的结构：击穿电压较高，但需要增加薄氧化工艺作业n 为什么只有半导体才能集成电路？n PN结二极管与肖特基二极管之间有那些区别？n 一个N型半导体的浓度为5x1019/cm3，P型半导体的浓度为1018/cm3，两个半导体接触在一起，其内建电势是多少？n 请计算出硅本征载流子的浓度。n 请计算出常温下硅的电子和空穴迁移率。n 提高二极管耐压有那些途径？n 提高二极管开关速度的方法有那些？半导体集成电路器件基础(双极晶体管部分）双极晶体管结构 两个PN结组成 基区宽度远远小于少子扩散长度双极晶体管剖面结构缓变基区重掺杂发射区双极晶体管的电流增益大电流效应和基区宽变效应 (Early效应) 直流参数及基极电阻-反向电流 由此看出，要减小ICE0，必须减小ICB0。共发射极和共基极相比较，在共发射极接法时，虽然信号可以得到较大的放大，但相应的漏电流也增大了(1+)倍。这会使晶体管在线路中应用时稳定性变差，噪声增加以及功耗变大。所以总要设法减小ICB0 ，同时注意不要片面地追求大的电流放大系数。定义： 双极晶体管任意两引出端之间外加的反向电压升高到一定数值时，反向电流急剧憎加的现象。属于极限参数BVCB0：发射极开路，集电极一基极击穿电压； BVEB0：集电极开路，发射极基极击穿电压；BVCE0：基极开路，集电极发射极击穿电压；BVCES：发射极基极短路，集电极发射极击穿电压；BVCER：发射极基极外接电阻，集电极发射极击穿电压直流参数及基极电阻击穿电压直流参数及基极电阻饱和压降VCES直流参数及基极电阻基极电阻晶体管的最大耗散功率晶体管的二次击穿和安全工作区作业n 双极晶体管在什么条件下才有放大功能，为什么？n 请解释双极晶体管的大注入效应和基区扩展效应？如何降低这些效应？n 分析双极晶体管二次击穿产生原因，并提出改进措施？（集成电路设计部分）集成电路的设计过程：设计创意 + 仿真验证设计特点和设计信息描述 设计特点(与分立电路相比)：1 对设计正确性提出更为严格的要求2测试问题3版图设计：布局布线4分层分级设计(Hierarchical design)和模块化设计：高度复杂电路系统的要求 什么是分层分级设计？ 将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。一般来说，级别越高，抽象程度越高；级别越低，细节越具体从层次和域表示分层分级设计思想：域：行为域：集成电路的功能 结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理特性的具体实现层次：系统级、算法级、寄存器传输级(也称RTL级)、 逻辑级与电路级设计信息描述什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关设计流程理想的设计流程(自顶向下：TOP-DOWN） 系统功能设计，逻辑和电路设计，版图设计典型的实际设计流程需要较多的人工干预；某些设计阶段无自动设计软件，通过模拟分析软件来完成设计；各级设计需要验证1、系统功能设计目标：实现系统功能，满足基本性能要求；过程：功能块划分，RTL级描述，行为仿真 功能块划分；RTL级描述（RTL级VHDL、Verilog)；RTL级行为仿真：总体功能和时序是否正确功能块划分原则：既要使功能块之间的连线尽可能地少，接口清晰，又要求功能块规模合理，便于各个功能块各自独立设计。同时在功能块最大规模的选择时要考虑设计软件可处理的设计级别。算法级：包含算法级综合：将算法级描述转换到RTL级描述 综 合： 通过附加一定的约束条件从高一级设 计层次直接转换到低一级设计层次的过程逻辑级：较小规模电路实际设计流程系统功能设计：输出：语言或功能图；软件支持：多目标多约束条件优化问题；无自动设计软件；仿真软件：VHDL仿真器、Verilog仿真2、 逻辑和电路设计概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构过程：A.数字电路：RTL级描述 逻辑综合(Synopsys,Ambit)，逻辑网表，逻辑模拟与验证，时序分析和优化电路实现（包括满足电路性能要求的电路结构和元件参数)：调用单元库完成； 没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库单元库：一组单元电路的集合。经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。元件 门 元胞 宏单元（功能块）基于单元库的描述：层次描述；单元库可由厂家提供，可由用户自行建立B. 模拟电路：尚无良好的综合软件；RTL级仿真通过后，根据设计经验进行电路设计，原理图输入，电路模拟与验证，模拟单元库。逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图软件支持：逻辑综合、逻辑模拟、电路模拟、时序分析等软件 (EDA软件系统中已集成)3. 版图设计概念：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，IC设计的最终输出。版图设计过程：由底向上过程，主要是布局布线过程 布局：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指根据连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。 布线：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。版图设计过程大多数基于单元库实现（1）软件自动转换到版图，可人工调整（规则芯片）（2）布图规划（floor planning)工具 布局布线工具（place&route） 布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布（3）全人工版图设计：人工布图规划，提取单元人工布局布线（由底向上： 小功能块到大功能块）版图验证与检查 DRC：几何设计规则检查；ERC：电学规则检查；LVS：网表一致性检查；POSTSIM：后仿真（提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等)，产生测试向量；软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证设计规则 IC设计与工艺制备之间的接口制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。设计规则的表示方法 以l为单位：把大多数尺寸（覆盖，出头等等）约定为l的倍数，l与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。 优点：版图设计独立于工艺和实际尺寸 举例： 以微米为单位：每个尺寸之间没有必然的比例关系，提高每一尺寸的合理度；简化度不高 IC设计流程视具体系统而定，随着 IC CAD系统的发展，IC设计更侧重系统设计，正向设计，逆向设计，SoC: IP（Intelligent Proprietary） 库(优化设计)软核：行为级描述；firm IP: 门级；hard IP:版图级， D/A A/D DRAM，优化的深亚微米电路等 ；IC设计与电路制备相对独立的新模式Foundry的出现VDSM电路设计对设计流程的影响1时序问题突出，互连延迟超过门延迟，逻辑设计用的互连延迟模型与实际互连延迟特性不一致，通过逻辑设计的时序在布局布线后不符合要求。在逻辑设计阶段加入物理设计的数据综合优化中的关键路径以SDF格式传给布图规划，初步的连线延迟再传给综合优化工具（以PDEF格式）；布局后将更精确的互连信息通过FLOORPLAN TOOL传给综合优化工具，进行布局迭代；时延驱动布线，完成后进行延迟计算和时序分析，布线迭代；2布图时面向互连，先布互连网，再布模块3集成度提高：可重用（REUSE）模块； IP模块；针对各 IP模块和其他模块进行布图规划，如何对IP模块等已设计好的模块进行处理4功耗问题，尤其高层次设计中考虑5布图中寄生参数提取变成三维问题布图设计方法（布图风格划分）全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法设计方法选取的主要依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等；最主要的：设计成本在芯片成本中所占比例 芯片成本CT：小批量的产品：减小设计费用；大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积全定制设计：版图设计时采用人工设计，对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小；设计周期长，设计成本高，适用于性能要求极高或批量很大的产品模拟电路；符号式版图设计：用一组事先定义好的符号来表示版图中不同层版之间的信息，通过自动转换程序转换。举例：棍图：棍形符号、不同颜色；不必考虑设计规则的要求；设计灵活性大；符号间距不固定，进行版图压缩，减小芯片面积专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）：针对某一应用或某一客户的特殊要求设计的集成电路；批量小、单片功能强：降低设计开发费用主要的ASIC设计方法：门阵列设计方法：半定制；标准单元设计方法：定制 掩膜版方法；积木块设计方法：定制；可编程逻辑器件设计方法门阵列设计方法（GA方法）概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能；母片半定制技术门阵列结构单元区结构：举例：六管CMOS单元由该结构实现三输入或非门输入/输出单元：芯片四周。举例：输入、输出、电源；输入保护(防止栅击穿)：嵌位二极管、保护电阻；输出驱动：宽长比大的器件（梳状或马蹄状）门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路 不足：设计灵活性较低；门利用率低；芯片面积浪费门海设计技术：一对不共栅的P管和N管组成的基本单元铺满整个芯片，布线通道不确定（可将基本单元链改成无用器件区走线），宏单元连线在无用器件区上进行：门利用率高，集成密度大，布线灵活，保证布线布通率；仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用激光扫描阵列：特殊的门阵列设计方法 对于一个特殊结构的门阵列母片，片上晶体管和逻辑门之间都有电学连接，用专门的激光扫描光刻设备切断不需要连接处的连线，实现ASIC功能。只需一步刻铝工艺，加工周期短；采用激光扫描曝光，省去了常规门阵列方法中的制版工艺。但制备时间较长。 一般用于小批量(2002000块)ASIC的制造 标准单元设计方法（SC方法）一种库单元设计方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证描述电路单元在不同层级的属性的一组数据逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图；功能描述；电路结构、电学指标；拓扑版图（O）：拓扑单元名、单元宽度高度、I/O位置及名称；掩膜版图（A）举例：不同设计阶段调用不同描述标准单元库主要包括：与非门、或非门、触发器、锁存器、移位寄存器；加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元；模拟单元模块：振荡器、比较器等 同一功能的单元有几种不同的类型，视应用不同选择 标准单元设计基本排列形式：双边I/O、单边I/O、连线单元（单层布线中用得较多、跨单元连线）走线：电源和地线一般要求从单元左右边进出，信号端从上下进出。可以在单元内部或单元边界；电源线可以放在单元外，在布线通道内，便于根据单元功率要求调整宽度，从各单元引出端口；电源线水平金属线，信号线用第二层金属或垂直多晶硅线，单元内部连线用第一层金属和多晶硅， 单元之间连线在走线通道内单元拼接单元高度：器件宽度，（考虑最小延迟，最省面积，足够高度以保证电源线、地线、单元内部连线）SC方法设计流程与门阵列类似SC方法特点：需要全套掩膜版，属于定制设计方法；门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大；较高的芯片利用率和连线布通率依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时；适用于中批量或者小批量但是性能要求较高的芯片设计积木块设计方法： BBL方法（通用单元设计方法）布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道BBL单元：较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可以用GA、SC、PLD或全定制方法设计BBL方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化布图算法发展中：通道不规则，连线端口在单元四周，位置不规则可编程逻辑器件设计方法（PLD方法）概念：用