《EDA技术及应用》朱正伟-三,四,五章部分课后题答案.doc

第三章第三章 3-53-5 设计一个设计一个 4 4 选选 1 1 多路选择器，当选择输入信号分别取多路选择器，当选择输入信号分别取“00”“00” 、 “01”“01” 、 “10”“10”和和“11”“11”时，输出信号分别与一路输入信号相连。时，输出信号分别与一路输入信号相连。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MAX4_1 IS PORT(A,B,C,D,S1,S2 : IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY MAX4_1; ARCHITECTURE HF1 OF MAX4_1 IS SIGNAL SS : STD_LOGIC_VECTOR (0 TO 1); BEGIN SS Y Y Y Y NULL; END CASE; END PROCESS; END HF1; 3-63-6 设计一个设计一个 7 7 人表决电路，参加表决者人表决电路，参加表决者 7 7 人，同意为人，同意为 1 1，不同意为，不同意为 0 0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 设计思路设计思路：根据 7 人表决电路设计要求，7 人中至少有 4 个通过才可以表决通 过，故可以在程序中设置一个变量 TEMP，使其在表决电路中遇 1 则加 1，遇 0 则加 0（设计中 1 表示通过，0 表示不通过） 。当 TEMP=4 时，表示表决通过， 当 TEMPOUTPUTOUTPUT Y Y Y YNULL; -其它情况为空值 END CASE; -CASE 语句结束 END PROCESS; -PROCESS 进程语句结束 END ARCHITECTURE ONE; 4-74-7 使给出使给出 1 1 位全减器的位全减器的 VHDLVHDL 描述描述, ,要求要求: :首先设计首先设计 1 1 位半减器位半减器, ,然然 后用例化语句将它们连接起来。设后用例化语句将它们连接起来。设 X X 为被减数，为被减数，Y Y 为减数，为减数，SUB_INSUB_IN 是借位输入，是借位输入，DIFFDIFF 是输出差是输出差,SUB_OUT,SUB_OUT 是借位输出。是借位输出。 (1.1)：实现 1 位半减器 H_SUBER(DIFF=X-Y；S_OUT=1,XXIN,Y=YIN, DIFF=A, S_OUT=B); U2:H_SUBER PORT MAP(X=A, Y=SUB_IN, DIFF=DIFF_OUT,S_OUT=C); SUB_OUT E,B=CIN,CO=F,SO=SUM); U3:OR2A PORT MAP(D,F,COUT); END ART3; 第五章第五章 5-1.5-1.试说明实体端口模式试说明实体端口模式 BUFFERBUFFER 和和 INOUTINOUT 的不同之处？的不同之处？ 答： BUFFER 端口：缓冲模式，具有读功能的输出模式，即信号输 出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使 用。而 INOUT 端口：双向模式，即信号的流通是双向的,既可以对此 端口赋值，也可以通过此端口读入数据。 5-2.VHDL5-2.VHDL 的数据对象有哪几种？它们之间有什么不同？的数据对象有哪几种？它们之间有什么不同？ 答：VHDL 的数据对象有三种：信号、变量、常量。 它们之间的的区别如下： 信号赋值至少有 延时，而变量和常量没有;信号除当前值外，有 许多相关信息，变量只有当前值，常量的值在设计实体中始终不变; 进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局 信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于 它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号 DIFF DIFF DIFF DIFF DIFF DIFF DIFF DIFF DIFF0); ELSIF CLKEVENT AND CLK=1 THEN IF LDN=0 THEN CNT:=DATA_IN; ELSE CNT:=CNT+1; END IF; END IF; CASE CNT IS WHEN “1111“= CARRY CARRYqqqqqqqqq=“XXXXXXXX“; END CASE; ELSE q=“11111111“; END IF; END PROCESS; END behave38; （2 2）功能描述如下：）功能描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux8 IS PORT(d0,d1,d2,d3,d4,d5,d6,d7:IN STD_LOGIC_VECTOR(7 DOWNTO 0); s0,s1,s2:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END mux8; ARCHITECTURE behave OF mux8 IS SIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN s =s2 WITH s SECLECT d =d0 WHEN “000“, d1 WHEN “001“, d2 WHEN “010“, d3 WHEN “011“, d4 WHEN “100“, d5 WHEN “101“, d6 WHEN “110“, d7 WHEN “111“, XWHEN OTHERS; END behave; 5-165-16 利用生产语句描述一个由利用生产语句描述一个由 n n 个一位全减器构成的个一位全减器构成的 n n 位减法器，位减法器， n n 的默认值为的默认值为 4 4。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY F_SUB4_2 IS GENERIC (N : INTEGER := 4); PORT( A,B : IN STD_LOGIC_VECTOR(N-1 DOWNTO 0); CIN : IN STD_LOGIC; DIFF: OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0); COUT: OUT STD_LOGIC ); END; ARCHITECTURE A OF F_SUB4_2 IS COMPONENT F_SUB1 IS PORT( A,B,CIN : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC ); END COMPONENT; SIGNAL C :STD_LOGIC_VECTOR(N DOWNTO 0); BEGIN C(0)=CIN; N1: FOR I IN 0 TO N-1 GENERATE U1: F_SUB1 PORT MAP(A(I),B(I),C(I),DIFF(I),C(I+1); END GENERATE; COUT=C(N); END A; 5-175-17 用用 VHDLVHDL 语言设计实现输出占空比为语言设计实现输出占空比为 50%50%的的 10001000 分频器。分频器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DIV_1000 IS PORT( CLK ,CLR: IN STD_LOGIC; DIV : OUT STD_LOGIC ); END; ARCHITECTURE A OF DIV_1000 IS SIGNAL Q : STD_LOGIC; BEGIN DIV=Q; PROCESS(CLK,CLR) VARIABLE CNT