PWM脉宽调制信号源

PWM脉宽调制信号源西北师范大学 物理与电子信息工程学院 电子信息工程专业 电子甲班 2005应届毕业生：程明东指导老师：裴东 王全洲摘要基于计数器的工作原理，本文提出了一种具有复位功能的全数字脉宽调制器的实现电路，并对电路的工作原理和工作过程进行了详细的分析，借助于MAXplus设计平台，最后给出了实验波形和实验数据。实验结果验证了全数字脉宽调制器原理的正确性和电路的实用性。关键词同步信号 数字脉宽调制器（DPWM）Digital Pulse Width Modulator with resetAbstractThe paper introduces a circuit scheme of digital high frequency Pulse Width Modulator with reset based on the princple of counters. The structure and operational principle of the circuit are analyzed in detail and the circuit is simulated by MAXplus. The simulative and experimental results show that the circuit is accurate and practical.KeywordsSynchron Signal Digital Pulse Width Modulator目录引言31. CPLD41.1 CPLD发展41.2 CPLD的基本特点41.3 CPLD的在系统技术51. 4 CPLD应用52. PWM信号产生的方案和论证62.1 PWM信号的用途62.2 PWM信号产生方案的论证63. 设计概述63.1 设计思路73.2 信号的流程73.3 算法和电路73.4 PWM信仿真83.5 PWM信号程序83.6 PWM信号放大电路144.石英晶体振荡电路154.1正玄波振荡电路的频率稳定问题154.2石英晶体的基本特性与等效电路154.3石英晶体振荡器164.4 时钟信号的产生165.译码显示电路175.1数码显示器185.2显示译码器186. 结束语19致谢引言现在电子产品正在以前所未有的革新速度，向着功能多样化、体积最小化、功耗最低化的方向迅速发展。它与传统电子产品在设计上的显著区别之一就是大量使用大规模可编程逻辑器件，一、提高产品性能、缩小产品体积、降低产品消耗；区别之二就是广泛运用现代电子计算机技术，以提高电子设计自动化程度，缩短开发周期，提高产品的竞争力。EDA（Electronic Design Automation,电子设计自动化）技术正式为了适应现代电子产品设计的要求，吸收多学科最新成果而形成的一门新技术。利用EDA技术进行电子系统的设计，具有以下几个特点：用软件的方式设计硬件；用软件方式设计的系统到硬件系统的转换是用有关的开发软件自动完成的；设计过程中可以用有关软件进行各种仿真；系统可现场编程，在线升级；整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势，所以EDA教学和产业界的技术推广是当今业界的一个技术热点，EDA技术是现代电子工业中不可缺少的一项技术。ALTEAR公司是20世纪90年代以后发展很快的最大可编程逻辑器件供应商之一。业界公认MAX+PLUS是最优秀的PLD开发平台之一。本项目的编程就是使用了该软件。“PWM脉宽调制信号发生器”，是以MAX+PLUS10.1软件为开发平台，汇集了计算机与信息技术、系统技术、模拟电子技术、自动控制技术等领域的电子作品。体现了电子信息类工科设计开发、研究制作、理论联系实践的实用性和创新性。特别是在EDA软件开发、电子产品的线路设计制作等方面，掌握了基本知识、设计思路和方法；并在设计过程中培养了一定的实际动手能力，积累了实际设计经验和行政管理能力。就我个人而言，本次项目开发过程中获益非浅，尤其是在本人负责的PWM信号的输出的算法实现的软件设计以及在基于CPDL大规模可编程逻辑器件的使用、调试和编译等方面积累了很多的实践经验，取得了一定的成果。但是由于设计时间短、涉及的范围广，这个项目在很多方面还不成熟，尤其是在机电控制等方面还有很多需要改进的地方。实际上PWM脉宽调制信号源，由于可操作性强，在电子控制电路中有相当大的应用空间，本文仅仅是对PWM信号源的部分功能进行了讨论和研究。其他的功能还有待后人继续对它进行发掘和研究。本文结合本人的工作经验，从软件的设计思路，算法和调试方面对PWM脉宽调制发生器的实现进行详细的论述。1.CPLD1.1 CPLD的发展复杂可编程逻辑器件（ CPLDComplex Programmable Logic Devices）是随着半导体工艺不断完善，拥护对期间集成度要求不断提高的形势下所发展起来的产物。1985年，美国Altera公司在EPROM和GAL期间的基础上，首先推出了可擦除可编程逻辑期间，也就是EPLD(Erasable PLD),其基本结构与PAL/GAL器件相仿，但其集成度要比GAL器件高得多。而后Altera,Atmel,Xilinx等公司不断推出新的EPLD产品，它们的工艺不尽相同，结构不断改进，形成了一个庞大的群体。在前几年，一般把器件的可用门数超过500门的PLD称为EPLD。近年来，由于器件的密度越来越大，所以西多公司把原来称为EPLD的产品称为CPLD。现在一般把所有超过某一集成度的PLD器件称为CPLD。当前CPLD的规模已从取代PAL和GAL的500门以下的芯片系列，发展到5000门以上，先已有上百万门的CPLD芯片系列。随着工艺水平的提高，在增加期间容量的同时，为提高芯片的利用率和工作频率，CPLD从内部结构上作了许多改进，出现了多种不同的形式，功能更加齐全，应用不断扩展。1.2 CPLD的基本结构特点早期的CPLD主要用来替代PAL器件，所以其结构与PAL，GAL基本相同，采用了可编程的与阵列和固定的或阵列结构。再加上一个全局共享的可编程与阵列，把多个宏单元连接起来，并增加了I/O控制模块的数量和功能。可以把CPLD的基本结构看成由逻辑阵列宏单元和I/O控制模块两部分组成。其与阵列比GAL大的多，但并非靠简单地增大阵列的输入，输出端口达到，这是因为阵列占用硅片的面积随其输入端数的增加而集聚增加，而芯片面积的增大不仅使芯片的成本增加。还因信号在阵列中传输延迟加大而影响其运行速度，所以在CPLD中，通常将整个逻辑分为几个区。每个区相当于一个大的GAL或数个GAL的组合，再用总线实现各区之间的逻辑互连。CPLD中普遍设有多个时钟输入端，并可以利用芯片中产生的乘积项作为时钟。有的CPLD中还设有专门的控制电路，对时钟进行管理。多时钟系统给系统的设计带来了很大的灵活性。1.3 CPLD的在系统编程技术传统的CPLD编程是在编程器上完成的，因为那时对CPLD编程需要较高的电压和较特殊的波形。由于工艺的改进，对CPLD器件的编程可在其工作电压下进行，因而可将CPLD芯片安装在系统中，在其工作环境下，依靠编程软件完成，这就是所谓在系统编程(In System Program)。 具有在系统编程功能的CPLD芯片的每个I/O端口(pin)都有一个三态门和一个可配置的上拉电阻，正常工作时这些三态门处于选通状态，而上拉电阻根据设计要求或者连在引脚上或者不连。芯片上还有数个专供在系统编程使用的引脚，它们可通过编程电缆与计算机并口相连，正常工作时inpEN加高电平，编程(通常称此过程为下载)时加低电平，此时所有I/Opin内的三态门处于断开状态。将芯片内部与周边电路的联系隔断，而每个I/O单元中的触发器被串联起来，成了一个移位寄存器。以串入端为SDI，串出端为SDO，存于计算机中的编程信息(JED文件)便在编程时钟SCLK的作用下依次由SDI端移入芯片。当移至预定地点时，被写入该处，并将写入的结果从移位积存器移至输出端SDO，送回计算机检验。 在系统编程技术的出现，改变CPLD器件先下载后装配的程式，可以将器件先装配在系统板或目标板上，然后将所设计的电路下载于其中。这样不仅避免了因多次拔插而损坏芯片引脚，方便了调试，加快了生产的进度，而且可以在不改变系统硬件结构的情况下，实现对体统的重构或升级。对试制新产品和学生实验等需要经常更换芯片中的信息的场合，在系统编程最为适用，所以现在的CPLD芯片几乎全部采用了在系统编程原理。1.4 CPLD的应用采用ALTERA公司的MAX+PLUS10.1软件进行源程序的编写，它支持的器件有：EPF10K10，EPF10K10A，EPF10K20，EPF10K30A以及MAX7000系列（含MAX7000A，MAX7000AE，MAX7000E，MAX7000S），EPM9320，EPM9320A，EPF8452A，EPF8282A，FLEX6000/A系列，MAX5000系列和Classic TM系列。本次设计使用的芯片为EPM7128SLC84-15，门数为10000个门。根据算法的规定，本次设计可以对PWM的占空比有15种的调制情况，从小到大依次是6.25%、12.5%、18.75%、25%、31.25%、37.5%、43.75%、50%、56.25%、63.5%、69.75%、75%、81.25%、87.5%、93.75%。从理论上讲电动机的转速应该从停止算起有16种的速度可调；但是，由于占空比地于12.5%时放大后的信号电压的有效值过小无法带动电机，所以我们实际上只能看到从占空比大于12.5%以后的信号对电机的控制。通过设计得到的结论我们将设计中的信号实际上取10种可调占空比的信号，从小到大依次是12.5%、50%、56.25%、63.5%、69.75%、75%、81.25%、87.5%、93.75%。2. PWM信号产生的方案和论证2.1 PWM信号的用途PWM信号是一种频率固定不变的可调占空比的脉冲信号，它可以广泛用于直流异步电机的变频驱动，如变频电机的控制驱动，各类工业水泵、风机的变频驱动，各类不间断电源（UPS）以及其它一些需要PWM波形驱动的功率控制电路中。由于它的工作频率宽，调节方便准确所以惯犯的运用与工业控制和电子自动化方面，是一种有很大实际应用前景的数字信号发生器。2.2信号的产生方案及论证PWM信号的常见的方案有两种：方案一：在数字信号处理器（DSP）中应用过采样技术需要快速ADC以非常快的速度来采样模拟信号，并且需要快速DSP来执行数字低通滤波，以次来产生PWM信号。方案二：基于CPLD器件，通过EDA技术可用VHDL语言编写PWM信号源由加法计数器构成，它的输出信号可以由预置数进行控制。由于EDA技术产生的信号产生的PWM信号源可调范围广，占用系统资源少，工作频率宽，又可以作为一个单独的模块灵活的组成多相PWM调制信号源。还可以和其他功能模块集成到一个芯片上去，实现所谓的片上系统；所以本次设计采用的是EDA技术产生的PWM信号源。3.设计概述随着近几年半导体技术的迅速发展，数字控制技术已经广泛应用与电力电子、自动控制等领域，作为数字控制技术中的一个重要环节，数字脉宽调制技术也日趋成熟。目前，这些领域中大部分应用的是数字脉宽调制器与处理器为遗体的专用芯片，比如TI公司的TMS320C24X系列芯片，ADI公司的ADMC系列芯片等。然而，这些芯片中的PWM实际是由DSP的定时器来控制，在对定时器资源使用要求严格的系统中，这也占用了一部分重要的资源。在这些情况下，应用片外PWM电路无疑是一种理想的选择。本文提出的PWM电路基于计数器的原理，结构简单、控制精度高，作为一个独立的功能模块，他还可以灵活的组成多相PWM调制电路，应用与相关领域。而且还可以把PWM与其他功能模块作为一个系统集成到一个芯片上去，实现所谓的片上系统（System on a chip）。3.1设计思路PWM信号实际上就一个频率不变的可调占空比的脉冲信号。首先，需要输入一个时钟脉冲信号，然后通过一个计数器将时钟信号分频；通过控制计数的周期和计数器的输出0与1的变化，从而得到一个稳定脉冲信号；而占空比的改变以外接的数字开关给予计数器赋的初值来决定计数周期内输出1的个数，达到控制占空比的目的。3.2系统的信号流程由下面的框图来表示：PWM信号时钟信号产生电路计数器计数控制译码显示电路3.3算法和电路PWM的信号产生是由一个计数器来控制的，计数器是一个十六进制的，由时钟频率的上升沿触发。计数器开始计数时输出高电平1，直到计数值与计数控制值相同时，输出低电平0到第二个计数周期重复以上的动作。实际上相当于对时钟信号进行了16分频，所以PWM信号的为fc/16，同时占空比为：控制数/16*100%。3.4 PWM信号的仿真对于在MAX+PLUS中编好的PWM信号发生的模块，可以进行信号的仿真，仿真的过程如下图所示：.输入波形为下图 .仿真后的图形为下图 通过仿真我们可以看到当D0D1D2D3所表示的BCD码逐渐变大时候，PWN1的占空比也逐渐变大。已经达到了设计的目的。3.5 PWM信号产生程序对于常用的EDA编程经典的做法如下图所示： 这种顶层设计的做法中使用了4个D触发器和一个编好的模块虽然也可以实现功能但是由于使用的是现成的模块占用的资源较多；对于2500个门的7128芯片来说无疑是一种浪费的做法。本次设计采用的低层设计的方法。以下为VHDL语言编写的PWM信号产生的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity pwm1 isport( clk : in std_logic; pwn1 : out std_logic; d: in std_logic_vector(3 downto 0);end entity pwm1;architecture art of pwm1 issignal count : std_logic_vector(3 downto 0);beginprocess(clk)beginif clkevent and clk=1 then if count=1111 then count=0000; else countpwn1 case count is when 0000=pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 case count is when 0000=pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1pwn1 pwn1=0;end case;end process;end architecture;3.6 PWM信号放大电路4.石英晶体振荡电路4.1正玄波振荡电路的频率稳定问题在工程应用中,例如在实验用的低频及高频信号产生电路中,往往要求正玄波振荡电路的振荡频率有一定的稳定度,有时要求振荡频率十分稳定,如通讯系统中的射频振荡电路,数字系统的时钟产生电路等.因此,有必要引用频率稳定度来作为衡量震荡电路的质量指标之一.频率稳定度一般用频率的相对变换量f/f0来表示,f0为振荡频率,f为频率偏移.频率稳定度有时附加时间条件,如一小时或一日内的频率相对变化量.影响LC振荡电路振荡频率f0的因素主要是LC并联谐振回路的参数L,C和R.LC谐振回路的Q值对频率稳定也有较大影响,可以证明,Q值愈大,频率稳定度愈高.为了提高Q值,应尽量减小回路的损耗电阻R并加大L/C值.但一般的LC振荡电路,其Q值只可达数百,在要求频率稳定度高的场合,往往采用石英晶体振荡电路.石英晶体振荡电路,就是用石英晶体取代LC振荡电路中的L,C元件所组成的正玄波振荡电路.石英晶体振荡电路之所以具有极高的频率稳定度,主要是由于采用了具有极高Q值的石英晶体元件.下面首先了解石英晶体的构造和它的基本特性,然后再分析。4.2石英晶体的基本特性与等效电路石英晶体是一种各向异性的结晶体,它是硅石的一种,其化学成分是二氧化硅.从一块晶体上按一定的方位角切下的薄片称为晶体,然后在晶体的两各对应表面上涂抹银层并装上一对金属板,就构成石英晶体产品. (a) (b) (c)(a)为石英晶体的代表符号(b)等效电路(c)电抗-频率响应特性由等效电路可知,石英晶体有两个谐振频率,即(1) 当R,L,C支路发生串联谐振时,由于C0很小,它的容抗性比R大得多,因此,串联谐振的等效阻抗近似为R,呈纯阻性,且起阻值很小.(2) 当频率高于fs时,R,L,C支路呈感性,当与C0发生谐振时,由于CC0,因此fs与fp很接近.4.3石英晶体振荡器石英晶体振荡器电路的形式是多种多样的,但其基本电路只有两类,即并联晶体振荡器和串联晶体振荡器,前者石英晶体是以并联谐振的形式出现,而后者则是以串联谐振的形式出现。 并联晶体振荡器4.4 时钟信号的产生时钟信号是由石英晶体晶振产生的。晶振利用的是晶片的“压电效应”原理工作的。当机械力作用于晶片时，晶片两边都将产生电荷，反之当在镜片两面加上不同极性电压时，晶片的几何尺寸将压缩或伸张，这种现象便是压电效应。如果在晶片上加上交变电压，则晶片将随交变信号的变化而机械振动。当交变电压频率与晶片的固有频率相同时，机械振动最强，电路里的电流也就最大，从而在电路里产生了谐振。 时钟信号产生电路5.译码显示电路控制数的显示电路由一个74LS248和一个共阴极数码管组成。74LS248是BCD码到七段码的译码器，它可以直接驱动共阴极数码管。译码显示电路如下图所示：5.1数码显示器在数字电路中，常用的显示器是数码显示器。HS-5101AS4就是一种共阴极数码显示器。 g f x a b a f b g e c d DP 它的管脚排列如图3.1.2所示， X为共阴极，DP为小数点。其内部是八段发光二极管的负极连在一起的电路。当它的a、b、cg、f、DP加上正向电压时，各段发光二极管就点亮。例如当b、c段为高电平，其它各段为低电平时就显示数码“1”。 e d x c DP 5.2显示译码器 74LS248是BCD码到七段码的显示译码器,它可以直接驱动共阴极数码管。它的管脚如图3.1.1所示。其逻辑功能表见表3.1.1。Vcc f g a b c d e 74LS248B C LT RBO/BI RBI D A GND 000074LS248在使用时应注意以下几点： （a）要求输入数字0-15 时“灭灯输入端”BI必须 图3.1.1 开路或保持高电平。如果不要灭十进制的0，则“动态灭灯输入”BRI必须开路或高电平。 （b）当灭灯输入端BI接低电平时，不管其他输入为何种电平，所有各段输出均为低电平。（c）当“动态灭灯输入端”RBI和D、C、B、A输入为低电平而“灯测试端”LT为高电平时，所有各段输出均为低电平，并且“动态灭灯输出端”RBO处于低电平。（d）“