数字逻辑第四章课后答案.doc

=精选公文范文，管理类，工作总结类，工作计划类文档，欢迎阅读下载=数字逻辑第四章课后答案盛建伦：数字逻辑与VHDL逻辑设计习题解答 习题4解答 4-1 试用与非门设计实现函数F(A,B,C,D)=m(0,2,5,8,11,13,15)的组合逻辑电路。 解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。化简后的函数 4-2 CD AB 00 01 00 1 0 01 0 1 11 10 0 1 1 0 11 10 0 0 1 1 1 0 0 0 A& & BC& & & & & F& F?B?C?D?A?B?D?BCD?ACD?B?C?D?A?B?D?BCD?ACD?B?C?D?A?B?D?BCD?ACDD& 试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。 真值表：逻辑函数表达式： A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y 0 1 1 0 1 0 0 1 =1 A B C 逻辑图 =1 Y Y?A?B?C?A?B?C?A?B?C?A?B?C?(A?B)?C4 - 1 盛建伦：数字逻辑与VHDL逻辑设计习题解答 4-3 用与非门设计四变量多数表决电路。当输入变量A、B、C、D有三个或三个以上为1时输出为1，输入为其他状态时输出为0。 解： 真值表： 先用卡诺图化简，然后变换成与非-与非表达式： A B C D 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Y?ABD?ABC?BCD?ACD?ABD?ABC?BCD?ACD?ABD?ABC?BCD?ACDY 0 0 0 0 0 0 1 0 0 1 0 1 1 1 C& 0 0 0 1 0 AB 00 01 11 10 CD 00 01 0 0 0 0 0 0 1 0 11 10 0 1 1 1 0 0 1 0 1 0 0 1 0 逻辑图 A& B& & Y逻辑函数表达式：D 4-4 & 用门电路设计一个代码转换电路，输入为4位二进制代码，输出为4位循环码。 解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。 4 - 2 盛建伦：数字逻辑与VHDL逻辑设计习题解答 真值表：卡诺图化简： A B C D Y1 Y2 Y3 Y4 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0 AB CD 00 01 11 10 00 0 0 1 1 01 1 1 0 0 11 1 1 0 0 10 0 0 1 1 Y3的卡诺图 化简后的逻辑函数： Y1?AY2?AB?AB?A?B Y3?BC?BC?B?C Y4?CD?CD?C?D4 - 3 AB CD 00 01 11 10 00 0 0 0 0 01 0 0 0 0 11 1 1 1 1 10 1 1 1 1 Y1的卡诺图 AB CD 00 01 11 10 00 0 0 0 0 01 1 1 1 1 11 0 0 0 0 10 1 1 1 1 Y2的卡诺图 AB CD 00 01 11 10 00 0 1 0 1 01 0 1 0 1 11 0 1 0 1 10 0 1 0 1 Y4的卡诺图 逻辑图 Y1Y2Y3Y4=1 =1 =1 ABCD盛建伦：数字逻辑与VHDL逻辑设计习题解答 4-5 图所示是一个两台水泵向水池供水的系统。水池中安置了A、B、C三个水位传感器。当水池水位低于C点时，两台水泵同时供水。当水池水位低于B点且高于C点时，水泵M1单独供水。当水池水位低于A点且高于B点时，水泵M2单独供水。当水池水位高于A点时，两台水泵都停止供水。试设计一个水泵控制电路。要求电路尽可能简单。 M1ABCM2图 习题4-5的示意图 解：设水位低于传感器时，水位传感器的输出为1，水位高于传感器时，水位传感器的输出为0。 首先根据所给问题列出真值表。其中有几种情况是不可能出现的，用约束项表示。 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 如果利用约束项化简 如果不利用约束项化简 M1 M2 0 0 A 0 1 BC 00 01 11 10 0 0 1 1 A 0 1 BC 00 01 11 10 0 1 1 0 0 1 1 0 1 1 M1的卡诺图 M2的卡诺图 M1?BM1?AB 逻辑图 M2?C?ABM1M21 M2?ABC?AB?C?A(B?C)M1& M2& = & 1 BACABC(a) 用约束项化简(b) 不用约束项化简 4 - 4 盛建伦：数字逻辑与VHDL逻辑设计习题解答 习题4-5的逻辑图 4-6 试用3线-8线译码器74HC138和门电路实现如下多输出逻辑函数并画出逻辑图。 Y1?ABC?A(B?C)Y2?AC?ABY3?(A?B)(A?C)Y4?ABC?A?B?C解：先将逻辑函数变换成最小项之和的形式 Y1?ABC?AB?AC?ABC?ABC?ABC?A?BCY2?ABC?A?B?C?ABC?AB?C Y?AB?AC?ABC?ABC?ABC?ABC3再变换成与74HC138一致的形式 Y 1?ABC?ABC?ABC?A?BC?m?m?m?m 53211 逻辑图 & & Y4Y?ABC?A?B?C?ABC?AB?C 2?m7?m4?m3?m2Y3?ABC?ABC?ABC?ABC?m7?m5?m3?m2Y4?ABC?A?B?C?m7?m0A B C Y0Y1S3Y2 Y3 74HC138Y4Y5A2Y6A1Y7A0S 1S 2Y1 & Y2 & Y3令74HC138的A2= A，A1=B，A0= C， 4-7 试用3线-8线译码器74HC138和逻辑门设计一组合电路。该电路输入X，输出Y均为3位二进制数。二者之间关系如下： 当2XX解：首先根据所给问题列出真值表。 X2 X1 X0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 Y2 Y1 Y0 0 0 1 0 0 1 0 0 0 0 0 1 0 1 0 0 1 1 逻辑图 1 Y7 S3Y6S2Y5S1Y4A2 A1 A0 74HC138 & & Y2 Y1 Y0 X24 - 5 X1 X0 Y3Y2Y1Y0& 盛建伦：数字逻辑与VHDL逻辑设计习题解答 4-14 图所示是3线8线译码器74HC138和8选1数据选择器构成的电路。试分析 当数据C2C1C0= D2D1D0时，输出F=? 当数据C2C1C0D2D1D0时，输出F=?解： 当数据C2C1C0= D2D1D0时，输出F=0 当数据C2C1C0D2D1D0时，输出F=1 这个电路可以检验数据C2C1C0与 D2D1D0是否相同。 4-15 设计用3个开关控制一个电灯的逻辑电路，要求改变任何一个开关的状态都能控制电灯亮变灭或者灭变亮。用数据选择器实现。 1Y7Y6Y5 Y474HC138 Y3Y2Y1A2A1A0Y0C2C1C0S1 S2 S3D7D6D5 8选1数据选择器D4D3YFD2D1D0A2A1A0D2D1D0图 习题4-14的电路 解：用A、B、C分别表示3个开关的状态，Z=1表示电灯亮，Z=0表示电灯灭。令ABC=000时的状态Z=0。 真值表：逻辑函数表达式： A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Z 0 1 1 0 1 0 0 1 Z?A?B?C?A?B?C?A?B?C?A?B?C4 - 11 盛建伦：数字逻辑与VHDL逻辑设计习题解答 C3个变量，可以用4选1数据选择器实现。 若用输入变量AB作为地址， C作为数据输入， AB1 A1 A0 D3 D2 D1 D0 即A1=A，A0=B，D0= D3=C，D1=D2= C 。 4-16 逻辑图 4选1 数据选择器 Y Z试用逻辑门设计一个带控制端的半加/半减器，控制端X=1时为半加器，X=0时为半减器。 解：根据所给问题列出真值表。A、B为加/减的两个数。做加法运算时，S为半加/半减的和/首先差的输出，CO为进位输出。做减法运算时，S为差的输出，CO为借位输出。 半加器的功能是S=A+B。半减器的功能是S=AB。 真值表： X A B 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 S CO 0 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 逻辑函数不能化简，但是可以变换成异或表达式。S?X?AB?XAB?XAB?XAB?X(A?B)?X(A?B)S =1 CO & ?A?BCO?X?AB?XAB = ?(X?A)B按照变换后的逻辑函数画逻辑图。 A B X4-17 试用3线-8线译码器74HC138和门电路设计一个1位二进制全减器电路。输入是被减数、减数和来自低位的借位；输出是两数之差和向高位的借位信号。 解：全减器的功能是Si=AiBiCi。首先根据所给问题列出真值表。 真值表： 逻辑函数： Ai Bi Ci Si CO S?Ai?BiC?AiBCi?ABi?Ci?ABCiiiiiii4 - 12 盛建伦：数字逻辑与VHDL逻辑设计习题解答 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1 1 CO?Ai?BiCi?AiBiCi?AiBiCi?AiBiCi把逻辑函数式变换成与74HC138的逻辑函数相同的形式： Si?Ai?BiCi?AiBiCi?AiBi?Ci?AiBiCi?m1?m2?m4?m71247 ?m?m?m?m4-18 1CO?Ai?BiCi?AiBiCi?AiBiCi?AiBiCi?m1?m2?m3?m7?m1?m2?m3?m7逻辑图 Ai Bi Ci Y7 3SY6S2Y5S1Y4A2 A1 A0 74HC138 & Si Y3Y2Y1Y0& CO 试用4位数据比较器CC14585设计一个判别电路。若输入的数据代码D3D2D1D01001时，判别电路输出为1，否则输出为0。 解：从CC14585的一个端口输入数据D3D2D1D0，另一个端口输入1001。 CC14585的扩展输入端IAB和IA=B必须接高电平，IA1 0 0 1 逻辑图 D0 D1 D2 D3 1 A0A1A2CC14585A3IA?BYA?BIA?BYA?BIA?BYA?BB0B1B2B3F 4-19 试根据表的功能表，用逻辑门设计一个数据分配器。A1、A0为地址输入，D为数据输入，W3、W2、W1、W0为数据输出。数据分配器的功能正好与数据选择器相反，是按照所给的地址把一个输入数据从N个输出通路中选择一个输出，如图所示。 表 习题4-19的功能表 4 - 13 盛建伦：数字逻辑与VHDL逻辑设计习题解答 A1 A0 D 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1DW3 W2 W1 W0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 W3W2W1W0 DeMUX A1A0图 数据分配器 解：表的功能表可以简化为 A1 A0 W3 W2 W1 W0 0 0 0 0 0 D 0 1 0 0 D 0 1 0 0 D 0 0 1 1 D 0 0 0 逻辑函数 W0?A1?A0?D 逻辑图 W3& W2& W1& W0& W1?A1A0?DW2?A1A0?DW3?A1A0?DA1A01 1 D4-20 试比较图所示两个逻辑电路的功能。 F1 & 1 01DCBAA0 D0 D1 D2 D3 D4 D5 D6 D7 A1 8选1 数据选择器 A2 Y Y 15Y14Y13Y12Y11Y10Y9Y8Y7Y6Y5Y4Y3Y2Y1Y04-16译码器A3A2A1A0AF24 - 14 BCD盛建伦：数字逻辑与VHDL逻辑设计习题解答 图 习题4-20的电路 解：根据图写出逻辑函数式。8选1 数据选择器的连接关系是： D6= D7= D，D1=0，D2= 1，D5= D4= D3= D0= D ，A2=A，A1= B，A0= C ，所以， F2?ABC?D7?ABC?D6?ABC?D5?AB?C?D4?ABC?D3?ABC?1?A?B?C?D0?ABCD?ABCD?ABCD?AB?C?D?ABCD?ABC?A?B?C?D?ABCD?ABCD?ABCD?AB?C?D?ABCD?ABCD?ABC?D?A?B?C?DF1?m15?m13?m10?m8?m6?m5?m4?m0?ABCD?ABCD?ABCD?AB?C?D?ABCD?ABCD?ABC?D?A?B?C?D?ABCD?ABCD?ABCD?AB?C?D?ABCD?ABCD?ABC?D?A?B?C?D比较FI和F2的，可看出，两个电路的逻辑函数相同，所以逻辑功能也相同。 4-21 用VHDL设计一个代码转换电路，输入为4位循环码，输出为4位二进制代码。 解：首先画出代码转换电路的系统框图，如 根据所给问题列出真值表。 G3 G2 G1 G0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 B3 B2 B1 B0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 G3B3代码转换电路 G0B04 - 15 盛建伦：数字逻辑与VHDL逻辑设计习题解答 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 根据系统框图写VHDL程序的Entity，用行为描述的方法，根据真值表写VHDL程序的Architecture。 VHDL程序如下： -Gray code to Binary code library ieee; use _logic_; entity gray2binary is port( grayin : in std_logic_vector(3 downto 0);binaryout : out std_logic_vector(3 downto 0); end gray2binary; architecture behave of gray2binary is begin with grayin select binaryout 4 - 16 盛建伦：数字逻辑与VHDL逻辑设计习题解答 4-22 用VHDL设计一个代码转换逻辑电路。把4位二进制代码转换成7段字符显示代码。能显示数字09和字母A，b，C，d，E，F。 解：电路的输入是4位代码，输出是7位代码。用D3D0作为输入信号名，用YaYg作为输出信号名，分别对应a、b、c、d、e、f、g这7个段。 系统框图 列出代码转换逻辑的真值表。 表 代码转换逻辑电路的真值表 D3 D2 D1 D0 Ya Yb Yc Yd Ye Yf Yg 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 根据系统框图设计VHDL程序的entity，用行为描述的方法，根据真值表设4 - 17 Ya Yb Yc Yd Ye Yf Yg 代码转换电路D3 D2 D1 D0 显示字符 0 1 2 3 4 5 6 7 8 9 A b C d E F 字形1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 11 0 1 1 1 1 11 1 1 0 0 0 0 1 1 1 1 1 1 11 1 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 1 1 1 1 0 0 0 1 1 1 盛建伦：数字逻辑与VHDL逻辑设计习题解答 计VHDL程序的architecture。 library ieee; use _logic_; entity bcd2seg7 is port( bcdin : in std_logic_vector(3 downto 0);segout : out std_logic_vector(6 downto 0); end bcd2seg7; architecture behav of bcd2seg7 is begin with bcdin select segout -display -display -display -display -display -display -display -display end behave; 4-22 (有没有简单方法呢？) 用VHDL设计一个代码转换逻辑电路。把7位的ASCII码转换成7段字符显示代码。能显示数字09，字母A，b，C，d，E，F，H，L，o，P，U，等。 解： ASCII码 7段字符显示代码 Yg 字形 0 字符 A6 A5 A4 A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf 0 0 1 1 0 0 0 0 1 1 1 1 1 14 - 18 盛建伦：数字逻辑与VHDL逻辑设计习题解答 1 2 3 4 5 6 7 8 9 A b C d E F H L o P U 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 04-23 用VHD