大学实用电工电子技术教程-艾建春-课件PPT
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第8章 实用时序逻辑电路,8. 4、时序逻辑电路的分析,8. 2、实用触发器,8. 、边沿触发器,8. 1、触发器基础知识,8. 5、异步时序电路的分析,8. 、555定时器的应用,.、数模转换和数模转换,8. 1、基础知识,一.触发器概述 触发器（Flip Flop，简写为FF）是构成时序逻辑电路 的基本单元电路。 触发器具有记忆功能，能存储一位二进制数码。 触发器有三个基本特性： （1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态； （2）外触发下，两个稳态可相互转换（称翻转）； （3）有两个互补输出端。,二、 基本RS触发器,图8-1 与非门组成的基本RS触发器 （a） 逻辑电路 （b）逻辑符号,Reset为置0端（或复位端） Set为置1端（或置位端） 非号“”：表示低电平有效,表示低电平有效,1. 电路组成及逻辑符号,与非门实现的基本RS触发器,三、触发器的逻辑功能描述,方法点拨 1. 约定Qn为触发器的初态（或称“原态”），Qn+1为次态（“新态”） 2. 由于触发器的状态不仅取决于输入信号，而且与其原状态有关，所以把Qn 也作为输入变量处理；因此输入变量按三变量列出，共有八种取值（000111） 3. 列出输入变量后，将各种输入取值置于电路输入端和Qn端，其数值交叉反馈 后置于输入端口，然后根据电路的“与非”特性决定Qn+1的值。,特性方程,二根交叉反馈线是电路性质发生根本变化的关键。,2. 工作原理(仿真运行图81),表 8-1 与非门组成的基本RS触发器的功能表,仿真,3. 功能表,4状态转换表（特性表） 现态：指触发器输入信号变化前的状态，用Qn表示； 次态：指触发器输入信号变化后的状态，用Qn+1表示。 特性表：次态Qn+1与输入信号和现态Qn之间关系的真值表。,表 8-2 与非门组成的基本RS触发器的状态转换表,.状态转换图,图8- RS触发器的状态转换图,状态转换图：表示触发器状态转换的图形。它是触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号（R、S）提出的要求。,两个圆圈表示状态0和1,箭头表示状态转换的方向,在箭头旁边用文字或符号表示实现转换所必备的条件,通常用虚线或阴影表示触发器处于不定状态。,置1,置0,不允许,不定,置1,. 基本RS触发器的时序图(设初态为0）,输出都为高电平，禁止,输入同时由1变为0时，输出不能确定,触发器的不定状态有两种含义： 一、Q= Q =1时， 触发器既不是0状态，也不是1状态；,二、R、S 同时从0回到1时， 触发器的新状态不能预先确定。,6.应用举例,利用基本RS触发器的记忆功能 消除机械开关振动引起的干扰脉冲。,图8- 机械开关的干扰脉冲 （a）电路 (b) 输出电压波形,干扰 脉冲,A有0就置1,B有0就置0,图8- 利用基本RS触发器消除机械开关振动的影响 （a）电路 （b）电压波形,触发器的分类： 按逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和T触发器等。 按触发方式不同：电平触发器、边沿触发器和主从触发器等。 按电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。,四、触发器的分类,触发器的逻辑功能通常用功能表、时序图、状态转换表、特性方程和状态转换图表示。,1 同步RS触发器 1）电路组成及逻辑符号,图8-5 同步RS触发器 （a） 逻辑电路 （b）逻辑符号,在CP=0期间，G3、G4被封锁，触发器状态不变。 在CP=1期间，由R和S端信号决定触发器的输出状态。 结论：触发器的动作时间是由时钟脉冲CP控制的。,触发方式：电平触发方式 只有CP=1时（高电平有效），触发器的状态才由输入信号R和S来决定。,2） 工作原理(仿真运行图84),3） 功能表（在CP=1期间有效）,现态：CP脉冲作用前触发器的原状态，用Qn表示； 次态：CP脉冲作用后触发器的新状态，用Qn+1表示。,表8-4 同步RS触发器功能表,R为高电平有效触发,S为高电平有效触发,R、S不允许同时有效,5) 特性方程（又称为状态方程）,由状态转换表得到Qn+1的状态转换卡诺图。,图8-6 RS触发器的Qn+1卡诺图,进一步可写出Qn+1的表达式。,输入,输出,约束条件，表示不允许将R、S同时取为1,4） 工作波形（又称为时序图，设初态为0 ）,图8-7 同步RS触发器的时序图,置1,保持,置0,置1,时序图作法点拨,（1）以CP信号为基准，从每一个电平变化时刻引一根垂直虚线至输 入信号波形处，与S、R信号波线的交点可以取得R和S的值 。如：右 边第一根虚线取得R=0、S=1。,（2）根据特征方程决定Qn+1的值。如：据R=0、S=1可以求得 Qn+1=1（或直接用端口性质决定输出，如：S=1时，置位，即 Qn+1=1）,（3）最后根据Qn+1依次所取得的数值，得到一列水平逻辑 数字，1为高电平，0为低电平，即可画出相应的时序图。,1 1 1 1,0,0 0 0 0,1 1 1 1,0 0.,上面介绍的RS触发器都有一个共同的缺陷，即输入受到“约束条件”的限制，使用上很不方便；另外还有一个要考虑的问题是，在实际工作中，时钟信号CP是控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。同步触发器的状态更新时刻，受CP输入控制。触发器更新为何种状态却由触发输入信号决定。 我们下面学习二种常用的改进型触发器，就是围绕着这二个中心进行讨论的。,.、实用触发器,基本RS触发器的触发方式（动作特点）：逻辑电平直接触发。（由输入信号直接控制） 在实际工作中，要求触发器按统一的节拍进行状态更新。措施： 同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。该触发器状态的改变与时钟脉冲同步。 CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。 同步触发器的状态更新时刻：受CP输入控制。 触发器更新为何种状态：由触发输入信号决定。,1、 JK触发器,1)、图8-8 K触发器的电路图和逻辑符号,2)、电路结构和功能分析,电路结构：图（a）是JK触发器的电路图，为了消除约束条件，把 Q ，Q 分别和输入端S、R相连接，利用和Q本身的互补条件使S R ；再做二个输入 端子J（置位端）和K （复位端）代替原来的R和S。,RD,同步JK触发器的功能分析：当CP=0时，R=S=1，Qn+1=Qn触发器 的状态保持不变。,当CP=1时，,代入,可得,电路结构：图（a）是JK触发器的电路图，为了消除约束条件，把 Q ，Q 分别和输入端S、R相连接，利用和Q本身的互补条件使S R ；再做二个输入 端子J（置位端）和K （复位端）代替原来的R和S。,电路结构：图（a）是JK触发器的电路图，为了消除约束条件，把 Q ，Q 分别和输入端S、R相连接，利用和Q本身的互补条件使S R ；再做二个输入 端子J（置位端）和K （复位端）代替原来的R和S。,电路结构：图（a）是JK触发器的电路图，为了消除约束条件，把 Q ，Q 分别和输入端S、R相连接，利用和Q本身的互补条件使S R ；再做二个输入 端子J（置位端）和K （复位端）代替原来的R和S。,4） 状态转换表,3） 功能表,表8-5 JK触发器功能表,表8-6 JK触发器状态转换表,2、D和触发器,图8-9 同步D触发器和T触发器,D触发器 1）.状态转换表,表8-7 D触发器的状态转换表,2）特性方程,Qn+1=D,3）状态转换图,图8-10 D触发器的状态转换图,电位式触发器至命的缺点 -空翻现象,同步触发器在一个CP脉冲作用后，出现两次或两次以上翻转的现象称为空翻。,图8-11 同步RS触发器的空翻现象,1,2,3,下面介绍几种能克服空翻的触发器。,3、主从RS触发器：,对于触发器来说，一个CP期间发生多次翻转， 将意味着失控，将导致触发器工作不可靠，所 以电位式触发器在实际工作中很少使用。 广大工程技术人员开发了“主从触发器”和 “边沿型触发器”，避免了电位式触发器工作 不可靠的问题。,1)、主从RS触发器的电路图和逻辑符号,2) 主从RS触发器 电路组成及逻辑符号,图8-12 主从RS触发器 （a） 逻辑电路 （b）逻辑符号,仿真,主触发器：同步RS触发器（FF2），其状态由输入信号决定,从触发器：同步RS触发器（FF1），其状态由主触发器的状态决定,表示触发器靠CP下降沿触发,表示主从触发方式,、主从RS触发器工作原理,主从触发器虽然解决了CP期间的多次，但由于双拍工作方式的原因，发生在 CP下降沿时刻的状态变化并不一定反映当时的输入情况，对于有些数字系统而言， 可能会导致工作不可靠。实际数字系统一般应用边沿型触发器。,非门造成 双拍工作,功能表（只在CP从1变为0时有效）,表8-7 主从RS触发器功能表,S和R都为高电平有效触发,功能与同步RS触发器完全相同 。,4 工作波形（又称为时序图，设初态为0 ）,图8-11 主从RS触发器的时序图,置1,置0,置1,前沿 采样,后沿 定局,8.3 边沿触发器,触发器仅在CP脉冲的某个规定的时刻（上升沿或下降沿）才接收输入信号，并根据该时刻的输入确定触发器的状态，这种触发器称为边沿触发器。 边沿触发器有二种实现方案，一是利用内部电路时延的差异来实现；另一种是利用电路内部维持一阻塞线的作用来实现，典型实例是下降沿触发的JK触发器，上升沿触发的D触发器。,JK触发器的发展,图8-12 JK触发器的逻辑符号 （a）下降沿触发 （b）上升沿触发,JK触发器是一种多功能触发器，在实际中应用很广。 JK触发器是在RS触发器基础上改进而来，在使用中没有约束条件。 常见的JK触发器有主从结构的，也有边沿型的。,1、下降沿触发的JK触发器,（2）CP到来，CP=0，由于 tpd1 tpd2,则与或非门中的 A、D与门结果为0，与或非门变为基本RS触发器，输出为： ,(3) CP=0期间，与非门G3、G4输出结果Q4 =Q3=1，此时 触发器的输出Qn+1将保持状态不变。,(4) CP到来，CP=1，则与或非门恢复正常，Qn+1= Qn， ，保持状态不变。,由上述分析得出此触发器是在CP脉冲下降沿 特征方程式进行状态转换，故称此触发器为负边沿触发器。 其状态表、状态图与同步JK触发器相同，只是逻辑符号和时序图不同。,1.工作原理（1）CP=1期间，与或非门输出 ，所以触发器的状态保 持不变。此时与非门输出 。,G3、G4的平均延迟时间tpd1比 G1、G2的平均 延迟时间tpd2要长,3） 特性方程,4） 状态转换图,图8-13 JK触发器的状态转换图,5） 时序图（以CP下降沿触发的JK触发器为例）,图8-14 JK触发器的时序图,在CP的下降沿更新状态，次态由CP下降沿到来之前的J、K输入信号决定。,边沿触发器：靠CP脉冲上升沿或下降沿进行触发。 正边沿触发器：靠CP脉冲上升沿触发。 负边沿触发器：靠CP脉冲下降沿触发。 触发方式：边沿触发方式。 可提高触发器工作的可靠性，增强抗干扰能力。,2、维持阻塞触发器边沿D触发器,图8-15、维持阻塞边沿D触发器 （a） 逻辑电路 （b）逻辑符号,仿真,表示触发器靠CP上升沿触发,表示CP为边沿触发方式,1）电路组成及逻辑符号,置0维持线,置1维持线,置0阻塞线,置1阻塞线,2） 工作原理,当CP=0时，G3、G4被封锁，触发器的输出状态保持不变。 当CP从0变为1时，G3、G4打开，它们的输出由G5、G6决定。此瞬间，若D=0，触发器被置为0状态；若D=1，触发器被置为1状态。 当CP从0变为1之后，虽然CP=1，门G3、G4是打开的，但由于电路中几条反馈线的维持阻塞作用，输入信号D的变化不会影响触发器的置1和置0，使触发器能够可靠地置1和置0。因此，该触发器称为维持阻塞触发器。,可见，该触发器的触发方式为：在CP脉冲上升沿到来之前接受D输入信号，当CP从0变为1时，触发器的输出状态将由CP上升沿到来之前一瞬间D的状态决定。,由于触发器接受输入信号及状态的翻转均是在CP脉冲上升沿前后完成的，故称为边沿触发器。,3） 时序图,图8-16 维持阻塞边沿D触发器时序图,当CP从0变为1时，Q将由CP上升沿到来之前一瞬间D的状态决定。,4. 集成JK触发器,图8-17 集成JK触发器74LS112 (a) 外引脚图 (b) 逻辑符号,常用的有74LS112、CC4027等。,74LS112为负边沿触发的双JK触发器。SD、RD分别为异步置1端和异步置0端，均为低电平有效。,1） 74LS112的外引脚图和逻辑符号,2） 逻辑功能,表8-8 74LS112的功能表,3） 时序图,图8-18 74LS112的时序图,置0,置1,置1,置0,5 集成D触发器,图8-18 双D触发器74LS74 (a) 外引脚图 (b)逻辑符号,1）双D触发器74LS74外引脚图和逻辑符号,2） 逻辑功能,表8-9 双D触发器74LS74的功能表,触发方式为CP上升沿触发。,低电平有效的异步置0端和异步置1端,3） 时序图,图8-19 74LS74的时序图,置0,置D,置1,目前市场上出售的集成触发器产品通常为JK触发器和D触发器两种类型。,6 集成触发器及其应用,表8-10 常用集成触发器,1、定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。 2、电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示的。,8.4、时序逻辑电路的分析,图8-20 时序逻辑电路的结构框图,按各触发器接受时钟信号的不同分类： 同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。 异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。,同步时序电路的分析方法和组合逻辑电路的分析目的相同，分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下 (1) 写相关方程式。 (2) 求各个触发器的状态方程。将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器的状态方程。 (3) 求出对应状态值(4) 归纳上述分析结果， 确定时序电路的功能。,例题8.1 分析如图8.22所示的时序电路的逻辑功能,图8.21 例题8.1图,(2) 求各个触发器的状态方程，J K触发器特性方程为：,点拨 将对应驱动方程分别代入特性方程，进行化简变换可得状态方程。,3、时序逻辑电路的分析,解:(1) 写相关方程式： 时钟方程 CP0=CP1=CP 驱动方程 J0= K0=1 K1=J1=Q0 输出方程:Z=Q1Q0,根据信号 来源列出 J1=K1=Q0,J0，K0 空置？相当于高电平（置1）,(3) 求出对应状态值。, 列状态表： 列出电路输入信号和触发器原态的所有取值组合，代入相应 的状态方程， 求得相应的触发器次态及输出，列表得到状态表如下表所示。,方法点拨 状态表的列表原则是“先易后难”，意思是先填入比较容易确定的项目，比如：上表填入的顺序是“CP原态值次态值输出值”。注意：初学者最好加填输入驱动值，这样可以根据触发器的驱动条件（CP下降沿条件，J、K和原态的值），直接求得相应的触发器次态，输出值则根据输出方程决定,根据状态方程决定次态值：,(4) 画出状态图和时序图，,从状态图可知： 随着CP脉冲的递增, 不论从电路输出的哪一个状态开始，触发器输出 Q1Q0的变化都会进入同一个循环过程，而且此循环过程中包括四个 状态，并且状态之间是递增变化的。,在Q1Q0变化一个循环过程中， Z = 1只出现一次，故Z为进位输出信号。,此电路是带进位输出的同步四进制加法计数器电路。所谓“同步”是指电路中各个触发器的时钟信号是同一个CP信号。,0 0,1 0,0 1,1 1,0 0,例题8.2分析图8.22所示电路的逻辑功能。设起始状态是Q3Q2Q1=000。,图8.22 例题8.2图,解： （1）分析电路组成：该电路 的存储器件是3个JK触发器，组 合器件是一个与门。无外输入信 号，输出信号为Z，这是一个同 步时序电路。,（2）写驱动方程和输出方程。,（3）求状态方程：将驱动方程代入JK触发器的特性方程,可得：,根据信号 来源列出 驱动方程,(4）将输入信号和现态的各种取值组合代入状态方程，得到状态表如表8.13所示。,表8.13 状态转换表,1.先填原始状态数值（最容易）,2.根据FF1的状态方程决定其次态数值,3.根据FF2的状态方程决定其次态数值,4.根据FF3的状态方程决定其次态数值 .,5.最后根据输出方程决定Z的数值,5.画状态图状态图,例题8.2状态图,011,111,/0,/0,/0,/0,/1,/0,/0,/0,由状态表作状态图，确定 电路的逻辑功能。电路是 一个模5同步加法计数器。 Z端为进位端，并且具有 自启动功能。 ,101,110,所谓计数器的“模”，又称为计数器的长度（或计数器的容量）,自启动功能的意思是不论电路从哪一个状态开始工作，在CP脉冲作用下，触发器输出的状态都会进入有效循环圈内。,自启动,自启动,仿真,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,时序电路的分析步骤：,计算,4,时序逻辑电路的分析方法,1,8.5 异步计数器的分析,异步计数器的特点：在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“ 异步计数器 ”。,异步计数器的分析,图8.23 三位二进制异步加法计数器,例8.3、分析图8.23的逻 辑功能,分析步骤如下： (1) 写相关方程式,时钟方程 CP0=CP；CP1=Q0； CP2=Q1 ,驱动方程 J0=1 ；K0=1 J1=1 ；K1=1 J2=1 ；K2=1,(2) 求各个触发器的状态方程。,根据：,将对应驱动方程式分别代入特性方程式 ，进行化简变换可得状态方程:,CP0=CP,CP1=Q0,CP2=Q1 ,输入全部空置？,注意 和同步时序电路相比，写各相应方程时，必须加入相应的时钟信号条件。,(3) 求出对应状态值。 列状态表如表8.12所示。,表8-12、例8.3状态表, 标注八个, 填写八种原始状态值, 按照状态方程决定各个触发器的次态,图8.30: 例题8.3计数器状态图和时序图,（a）状态图,（b）时序图,从状态图可知随着CP脉冲的递增, 触发器输出Q2Q1Q0值是递增的, 经过八个CP脉冲完成一个循环过程。所以，此电路是异步三位二进制（或一位八进制“模八”）加法计数器。,1010101010,0 0,1,0 1,0,1,1 0,1,1 1,0,0,0 0,0,1,0 1,思考题：试画出三位二进制异步减法计数器的电路图，并分析其工作过程。,异步计数器优点：电路简单、可靠。,异步计数器缺点：速度慢。,例8.3：三位二进制异步加法计数器。,计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类：,二进制计数器,1）按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。,二进制计数器是结构最简单的计数器，但应用很广。,2）按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。,3）按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。,图8-25 同步计数器电路,*例8-4、试分析图8-23所示计数器的逻辑功能。,解 ： （1）根据给定的逻辑图写出驱动方程和输出方程 J=? K=? （驱动方程） Y=? （输出方程）,解 ： （1）根据给定的逻辑图写出驱动方程和输出方程,（2）将驱动方程代入JK触发器的特性方程，可以得到各触发器的状态方程,（3）填Qn+1卡诺图及计数器的状态卡诺图,图8-26 计数器的状态卡诺图 （a）Q2n+1卡诺图 （b）Q1n+1卡诺图 （c）Q0n+1卡诺图 （d）计数器的状态卡诺图,（4）列出状态转换表,表8-13 例8-4电路的状态转换表,画状态转换图,图8-27 例8-4电路的状态转换图,能自启动,7个有效状态构成计数环,画时序图（即工作波形图）,图8-28 例8-4电路的时序图,（5）说明计数器的逻辑功能,是一个同步七进制加法计数器， Y为进位脉冲， 能够自启动。,仿真,1.同步四位二进制计数器74LS161,8.5.2 中规模集成计数器及其应用,2 .异步2510进制计数器74LS290,返回,1） 同步四位二进制计数器74LS161,74LS161的逻辑功能,图8-29 74LS161的外引线图,状态输出,图8-30 74LS161的逻辑符号,并行输入,CP输入,表8-14 74LS161的功能表,CP上升沿有效,异步清0功能最优先,同步并行置数,CO= Q3 Q2 Q1 Q0 CTT,图8-30 74LS161的时序图,同步二进制加法计数,2）应用举例,实现四位二进制加法计数,构成16以内的任意进制加法计数器：, 设计思想：利用脉冲反馈法 用S0，S1，S2，SMSN表示输入0，1，2，N个计数脉冲CP时计数器的状态。 SM可以为S0，但需小于SN。,对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数端，使计数器立刻返回到初始的预置数状态SM，即实现了SMSN-1计数。,对于同步置数：在输入第N1个计数脉冲CP时，利用状态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态SM，从而实现SMSN-1计数。, 分析74LS161的置数功能：, 反馈信号的拾取,可利用与非门拾取状态SN或SN1 可利用进位输出CO拾取状态1111,十进制计数器的计数状态顺序表, 电路举例（以十进制计数器为例）,图8-31 74LS161构成十进制计数器,改变D3 D2 D1 D0的状态，可以实现其它进制计数。,令D3 D2 D1 D00110,利用进位输出CO取状态1111,实现十进制计数 （0110到1111）,图8-32 用74LS161构成从0开始计数的十进制计数器,改变与非门的输入信号， 可以实现其它进制计数。,令D3 D2 D1 D00000,利用与非门拾取状态1001,可实现从0开始计数的十进制计数 （0000到1001）,用74LS161构成从0开始计数的十进制计数器,改变与非门的输入信号 ，可以实现其它进制计数。,利用与非门拾取状态1010,实现十进制计数 （0000到1001）,（3）利用多片74LS161实现大容量计数, 先用级联法 计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1M2）进制计数器。 一般集成计数器都设有级联用的输入端和输出端。,同步计数器实现的方法： 低位的进位信号高位的保持功能控制端（相当于触发器的T端）,有进位时，高位计数功能T 1； 无进位时，高位保持功能T 0。,用两片CT74LS161级联成1616进制同步加法计数器,低位片,高位片,在计到1111以前，CO10，高位片保持原状态不变,在计到1111时，CO11，高位片在下一个CP加一, 再用脉冲反馈法,例：用两片74LS161级联成五十进制计数器,0010,0011,实现从0000 0000到0011 0001的50进制计数器,十进制数50对应的二进制数为0011 0010,2 异步2510进制计数器74LS290,1) 74LS290的外引脚图、逻辑符号及逻辑功能,图8-33 74LS290 2510进制计数器 (a) 外引脚图 (b) 逻辑符号,输出,CP输入,异步置数,表8-15 74LS290功能表,CP1-Q3Q2Q1 5进制,CP0-Q0 2进制,CP下降沿有效,2)基本工作方式,二进制计数：将计数脉冲由CP0输入，由Q0输出,图8-34(a) 二进制计数器,五进制计数：将计数脉冲由CP1输入，由Q3 、Q2、 Q1 输出,图8-34(b) 五进制计数器, 8421BCD码十进制计数：将Q0与CP1相连,计数脉冲CP由CP0输入,图8-34(c) 8421BCD码十进制计数器,二进制,五进制, 5421BCD码十进制计数：把CP0和Q3相连，计数脉冲由CP1输入,图8-34(d) 5421BCD码十进制计数器,五进制,二进制,8.6 实训一：实用数字电路分析技术,实用数字电路电路的分析技术是电器技术人员的基本能力，它又是进行数字电路设计的基础。下面我们从实用电路功能分析入手，介绍数字实用电路分析设计的基本要领。,MSI时序逻辑电路的分析技术,可以采用与分析MSI组合逻辑电路类似的划分功能块方法。 划分的功能块既有组合逻辑电路功能块，又有时序逻辑电路功能块。 如有必要，在对整个电路进行整体功能分析时，可以画出电路的工作波形。,图8-35 分析MSI时序逻辑电路的流程图,返回,（1）将电路按功能划分成3个功能块,分析举例,例8-5 分析图8-36所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10 S。,计数器,译码器,门电路,（2）分析各功能块电路的逻辑功能,8进制计数器,反码输出的数据分配电路,输出译码电路,图8-37 例5-2电路的工作波形,（3）分析总体逻辑功能,画出电路的工作波形。,在CP作用下，计数器循环计数，输出信号R持续30S，Y持续10S，G持续30 S，Y持续10S，周而复始。总体电路逻辑功能为交通灯控制电路。,该电路只是原理性的，与实用的电路有较大差距。实际的交通灯，黄灯（Y）通常只亮12秒，而红灯（R）和绿灯（G）通常要亮60秒左右，故其控制电路要复杂一些。读者可自行设计实际的交通灯控制电路。,例8-6 分析图8-38所示电路的逻辑功能。,（1）将电路按功能划分成3个功能块, 分析各功能块电路的逻辑功能,4位二进制数值比较器,门级组合电路,双时钟输入4位二进制可逆计数器,电路I：把输入的二进制数DA与标准值DB比较,电路：时钟输入控制电路。 若YAB =0，CPCPU，加法计数； 若YAB =1，CPCPD，减法计数； 若YA=B =1，CP被封锁，停止计数。,电路：可逆计数器。在CR脉冲的作用下每7个CP计数器复零。,（3） 分析电路的总体逻辑功能,设在CR作用下，计数器起始状态为0000。 以后，在每一个CP脉冲到来时， 若DADB，计数器加1； 若DADB，计数器减1； 若DA=DB，CP被封锁，计数器处于保持状态。,分析结果： 该电路是数字误差检测电路。电路可以在规定的时间内，检测输入的二进制数码与标准值的正负误差是否在规定的范围内。,若从计数器清0开始到7个时钟脉冲过后，一直有DADB，计数器做加法，从0001计到0111状态，则计数器输出Q3 Q2Q1Q0为0111； 反之，若一直有DADB，计数器做减法，从1111计到1001状态，则计数器输出为1001( 1001状态是7的补码)。 7个脉冲过后，CR信号使计数器清0，准备下一次比较。 在7个脉冲的作用期间，计数器输出的正常值应在一77之间变化。,例如，需要在一段时间内多次测量恒温室的温度误差是否在规定的范围内。,小结 1,电子技术已经进入了第五代，超大规模集成电路时代（VLSI），集成电路的分析和分立元件电路的区别在于“集成电路只重视电路的外部特性，而不需要研究内部电路的机理”。这为我们分析集成电路提供了极大的方便，分析前只要针对电路中所用的集成芯片，查集成电路手册获取芯片的各脚功能，再根据具体电路分析其实际功用。,小结 2,例如例8-4的电路输入用到的74LS161是一片同步4位二进制计数器，具有“异步清0”和同步预置功能。所谓“异步清0”是指“当 =0时，无论其他各输入端的状态如何，各个触发器均被置0”（所以又称为直接清0控制端，例8-4图中为 ）。74LS161具有计数功能， 当 = =1，ET*EP=1 （或CPT*CPP=1）时，开始计数，例8-4中74LS161只用了“QA、QB、QC”三个脚，所以计数循环是“000111”，即模八计数。,8.6.2 计数器的应用实例,返回,1. 构成分频器,分频器可用来降低信号的频率，是数字系统中常用的电路。 分频器的输入信号频率fI与输出信号频率fO之比称为分频比N。N进制计数器可实现N分频器。 程序分频器是指分频比N随输入置数的变化而改变的分频器。用集成计数器实现的程序分频器，在通信、雷达和自动控制系统中被广泛应用。具有并行置数功能的计数器都可以构成程序分频器。,图8-36 程序分频器（分频比N为1256 ）,CD4516为可逆4位二进制计数器,接成减法计数器（U/D0）,当高、低位计数器均减为0时,0 0,1,分频器的输出信号fO,改变预置数的值，可以改变分频比。,当前置数值S7S6S5S4S3S2S1S0为10000011，则该程序分频器的分频比N=？,13281631,2组成数字钟计数显示电路,通常数字钟需要一个精确的时钟信号，一般采用石英晶体振荡器产生，经分频后得到周期为1秒的脉冲信号CP。,图8-37 数字钟“秒”计数、译码、显示电路,个位十进制十位六进制六十进制加法计数器,进位信号,BCD-七段显示译码器7448，输出为高电平有效 。,选共阴型数码管BS201。,仿真,8.7 555定时器及其应用,在数字系统中，除了有数字信号“1”和“0”以外，一般还存在同步脉冲控制信号（CP信号），它是具有一定幅度和频率的矩形波。通常得到矩形波的方法很多，目前应用较多的是利用555定时器来实现。 555为数字模拟混合集成电路，可产生精确的时间延迟和振荡，内部有3个5k的电阻分压器，故称555。在波形的产生与变换、测量与控制、家用电器、电子玩具等许多领域中都得到了应用。,.7.1 555定时器,1. 电路组成,图8-38 555定时器 (a) 原理图 (b)外引线排列图,电阻分压器,电压比较器,基本RS触发器,放电管T,缓冲器,（1） 电阻分压器 由3个5k的电阻R组成，为电压比较器C1和C2提供基准电压。,（2） 电压比较器 C1和C2。当UU时， UC输出高电平，反之则输出低电平。,（3） 基本RS触发器 其置0和置1端为低电平有效触发。 R是低电平有效的复位输入端。 正常工作时，必须使R处于高电平。,（4） 放电管T T是集电极开路的三极管。相当于一个受控电子开关。 输出为0时，T导通，输出为1时，T截止。,（5）缓冲器 缓冲器由G3和G4构成，用于提高电路的负载能力。,2. 工作原理,TH接至反相输入端，当THUR1时，UC1输出低电平，使触发器置0，故称为高触发端（有效时置0）；,TR接至同相输入端，当TRUR2时，UC2输出低电平，使触发器置1，故称为低触发端（有效时置1）。,表8-18 555定时器的功能表,.7 555定时器的应用举例,1. 构成施密特触发器,思考：施密特触发器的特点？,回差特性：上升过程和下降过程有不同的转换电平UT和UT。,如何与555定时器发生联系？,内部比较器有两个不同的基准电压UR1和UR2。,图8-39 555定时器构成的施密特触发器 （a）电路 （b）工作波形,如果在UIC加上控制电压， 则可以改变电路的UT+和UT。,2. 工作原理,TH接至反相输入端，当THUR1时，UC1输出低电平，使触发器置0，故称为高触发端（有效时置0）；,TR接至同相输入端，当TRUR2时，UC2输出低电平，使触发器置1，故称为低触发端（有效时置1）。,表8-17 555定时器的功能表,图8-40 施密特触发反相器 (a) 原理框图 (b) 电压传输特性 (c) 逻辑符号,为了提高电路的性能，电路在施密特触发器的基础上，增加了整形级和输出级。 整形级可以使输出波形的边沿更加陡峭， 输出级可以提高电路的负载能力。,回差特性：上升过程和下降过程有不同的转换电平UOH和UOL。,3. 波形变换,将变化缓慢的波形变换成矩形波（如将三角波或正弦波变换成同周期的矩形波）。,图8-40 波形变换,施密特触发器的应用,回差特性,8.8 数/模和模/数转换,模拟量：温度、湿度、压力、流量、速度等。 从模拟信号到数字信号的转换称为模/数转换（简称A/D转换），实现模/数转换的电路叫做A/D转换器（简称ADC）； 从数字信号到模拟信号的转换称为数/模转换（简称D/A转换），实现数/模转换的电路称为D/A转换器（简称DAC）。,图8.41 计算机对生产过程 进行实时控制原理示意图,1.概述,模/数转换器,数/模转换器,1 D/A转换基本原理,数/模转换就是将数字量转换成与它成正比的模拟量。,返回,8.8.2、数/模转换器,数字量： (D3D2D1D0)2(D323D222D121D020)10 (1101) 2 (123122021120)10,模拟量： uoK(D323D222D121D020)10 uoK(123122021120)10 (K为比例系数),图8-41 n位D/A转换器方框图,组成D/A转换器的基本指导思想：将数字量按权展开相加，即得到与数字量成正比的模拟量。,D/A转换器的种类很多,主要有： 权电阻网络DAC、 T形电阻网络DAC 倒T形电阻网络DAC、 权电流DAC,图8-42、4 位R-2R倒T型D/A转换器,R2R倒T形电阻解码网络,求和集成运算放大器,双向模拟开关 D1时接运放 D0时接地,基准参考电压,DAC电路工作原理的分析,根据运算放大器虚短路的概念不难看出， 分别从虚线A、 B、 C、D向右看的二端网络等效电阻都是2R,I3=I 3 =Iref/2，I2=I2=I3/2=Iref/4，I1=I1=I 2/2= Iref/8， I0=I0=I1/2=Iref/16。其中Iref为基准电压Vref输出的总电流，即： Iref=Vref/R。,设所有开关都接右边，则,由于输入二进制数控制模拟开关， Di=1表示开关接通右边， 故有： ,推广到n位，则有： ,）,）,若Rf=R，则运算放大器的输出为,3 DAC的主要技术参数,1.分辨率 分辨率是指输出电压的最小变化量与满量程输出电压之比。 输出电压的最小变化量就是对应于输入数字量最低位为1，其余各位均为0时的输出电压。 满量程输出电压就是对应于输入数字量全部为1时的输出电压。 对于n位D/A转换器，分辨率可表示为： 分辨率 ,位数越多，能够分辨的最小输出电压变化量就越小，分辨率就越高。也可用位数n来表示分辨率。,返回,2. 转换精度,转换精度是指电路实际输出的模拟电压值和理论输出的模拟电压值之差。通常用最大误差与满量程输出电压之比的百分数表示。通常要求D/A转换器的误差小于ULSB/2。 例如，某D/A转换器满量程输出电压为10V，如果误差为1%，就意味着输出电压的最大误差为0.1V。百分数越小，精度越高。 转换精度是一个综合指标，包括零点误差、增益误差等，它不仅与D/A转换器中元件参数的精度有关，而且还与环境温度、集成运放的温度漂移以及D/A转换器的位数有关。,3. 转换速度(建立时间),D/A转换器从输入数字量到转换成稳定的模拟输出电压所需要的时间称为转换速度。 不同的DAC其转换速度也是不相同的，一般约在几微秒到几十微秒的范围内。,8.8.3 集成电路D/A变换器 DAC 0832及其应用,D/A变换器集成电路有多种型号。下面仅以DAC0832为例来介绍集成电路D/A变换器。,DAC0832 ：是八位的D/A变换器，即在对其输入八位数字量后，通过外接的运算放大器，可以获得相应的模拟电压值。,图8-43 DAC0832 简化电路框图,需要外接运算放大器,片选信号,输入数据选通,数据传送信号,输入锁存允许,八位输入数据,电流输出,9脚接运放输出,图8-44 DAC0832 管脚分布图,DAC0832转换器对控制信号电平的要求,表8-19,DAC0832的三种使用方式,（a）双缓冲器型 （b）单缓冲器型,首先接低电平，将输入数据先锁存在输入寄存器中。,D/A转换时，将选通2接地，数据送入寄存器中进行转换,选通2固定接地，寄存器处于常通状态，转换时，将选通1接地,DAC0832的三种使用方式,（c）直通型,二个寄存器均处于常通状态,输入数据直接经二寄存器到DAC进行转换,实际应用时， 要根据控制 系统的要求 来选择工作 方式。,8.8.4 模/数转换器(ADC),1ADC的基本工作原理,A/D转换目标：将时间连续、幅值也连续的模拟信号转换为时间离散、幅值也离散的数字信号。 四个步骤：采样、保持、量化、编码。,图8-45 典型的数字控制系统,ADC的基本工作原理,采样与保持 将一个时间上连续变化的模拟量转换成时间上离散的模拟量称为采样。,图8-46 采样过程示意图,取样定理：设取样脉冲s(t)的频率为fS，输入模拟信号x(t)的最高频率分量的频率为fmax，必须满足 fs 2fmax y(t)才可以正确的反映输入信号(从而能不失真地恢复原模拟信号)。,通常取fs （2.53）fmax 。,取样,（2）由于A/D转换需要一定的时间，在每次采样以后，需要把采样电压保持一段时间。,s(t)有效期间，开关管VT导通，uI向C充电，uO (=uc)跟随uI的变化而变化； s(t)无效期间，开关管VT截止，uO (=uc)保持不变，直到下次采样。（由于集成运放A具有很高的输入阻抗，在保持阶段，电容C上所存电荷不易泄放。）,图8-47 采样保持电路及输出波形,2. 量化和编码,数字量最小单位所对应的最小量值叫做量化单位。 将采样保持电路的输出电压归化为量化单位的整数倍的过程叫做量化。 用二进制代码来表示各个量化电平的过程，叫做编码
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