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文档简介

,计算机系统能力竞赛,nscscc,西北工业大学2队,指导老师：张萌 安建峰,参赛队员：刘艺杰 刘梦缘 井幸斌,CPU概况,实现内容,83条指令,8种异常 2种中断,10种CP0寄存器,AXI接口,ICache DCache,Xilinx IP核 乘法器、除法器,CONTENTS,五级流水线,Cache,Pmon的探索,总结,CPU结构图,冒险处理,01,数据冒险,统一在译码阶段做旁路,02,结构冒险,通过SOC总线前做仲裁，指令优先,03,控制冒险,译码级处理分支指令，无需分支预测,乘法器 &除法器,1.采用Xilinx Vivado提供的IP核，实现了独立的乘法器和除法器,2.对Xilinx IP核的配置参数进行了评估，确定乘法器1周期、除法器8周期出结果不会成为关键路径,ICACHE & DCACHE,1.ICache和Dcache：容量16KB，每块16字，直接映射,2.参数选择：块大小16字符合AXI接口burst传输单次最大传输长度,3.外设访问处理：旁路高位地址为0xbfaf的访存,命中率：icache平均99.91% dcache load平均99.78% dcache store 平均99.84%,写策略选择：Write back or Write through?,Write through策略：,Write back策略：,性能分：12.71,性能分：28.91,性能提升比重： 平均提升 209%,Pmon探索,1.反汇编分析指令,2.进行筛选，选出需要添加的指令,3.功能验证和性能测试,4.上板抓信号，在线调试,遗憾：最终未能成功,BEQL BGEZALLBGEZL BGTZL BLEZL BLTZALL BLTZL BNEL LL LWL LWR SC SWL SWR TEQ TEQI TGE TGEI TGEIU TGEU TLT TLTI TLTIU TLTU TNE TNEI TLBWI TLBR TLBP,总结,1.使用Chisel3面向对象语言进行设计，75天完成五级流水线及cache的完整开发 2. 实现结果：CPU主频50 MHz，IPC得分29.1,开发周期,6月17日：7天 学习Chisel3语言, 6月812日：5天 实现7条指令单周期, 6月1320日：8天 实现57条指令流水线, 6月2128日：7天 完成流水线功能验证, 6月29日7月2日：5天 完成FPGA第一个可运行版本, 7月35日：3天 加入SRAM总线, 7月613日：8天 vivado功能测试通过, 7月1416日： 3天 加入ICache，DCache, 7月1719日：3天 加入AXI总线, 7月2026日：7天 AXI接口功能测试通过, 7月2729日：3天 性能测试通过, 7月30日：1天 上板通过功能测试, 7月31日8月2号：3天 上板通过性能测试，频率43Mhz, 8月35日： 3天 改进cache，
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