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文档简介

1,NSCSCC2019决赛答辩,华东师范大学1队,队员：李一鸣 陶琦琦 何云杰 李明松,2,目录,3,总结与展望,初赛设计,3,单发射 五级流水 80MHz,57条MIPS指令 7种异常处理,指令Cache和数据Cache,AXI总线支持,4,初赛流水线设计,流水线控制,5,数据前推与流水线暂停机制,七种异常以及流水线清空,ID阶段跳转,Cache设计,6,L1 ICache与L1 DCache,二路组相连映射机制,写回写分配，LRU置换策略,规格：都为8KB，128组，每块8字,完成cache设计后 性能分数为47.099,使用distribution memory generater IP,7,决赛流水线设计,8,更改后的访问cache线路,主频由80MHz提升到110MHz IPC分数为28.768,9,MMU设计,32项全相联TLB 3条指令: TLBR、TLBP、TLBWI 3种异常: Refill、Invalid、Modify 通过大赛发布的TLB_Func测试 频率降至60MHz,10,ucore与PMON尝试,将编译好的ucore初始化到ram中直接执行，未能成功,由于指令实现不全，PMON未能成功运行,综合考虑，最终选择提交主频较高的无MMU版本,11,总结与展望,收获颇多但仍有遗憾,bootloader和操作系统移植仍有很多需要学习的地方,更高级别的流水、多周
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