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文档简介

时间：2019年8月,指导教师：薛睿 仇洁婷,曹清宇 麦湘健,目 录 Contents,系统设计与性能,CACHE设计,SoC外设,流水线设计,系统设计与性能得分,五级流水线,myCPU内部结构,CPU性能,决赛性能：,流水线设计,流水线设计,主频提升,流水线设计,取指(IF)-译码(ID)-执行(EX)-访存(MEM)-写回(WB),五级流水：,乘除法器模块内部使用了IP核，在运算时均阻塞了流水线，虽然IP核可以进行流水乘除法运算，但实际上只把IP核用作了多周期乘除法器。,对于访问字节、半字等部分访存指令，使用DATACHANGE模块截取所需的数据。,取指级内部使用单周期I-CACHE，由I-CACHE给出ID级所需的PC和指令。,流水线性能优化,最初版本的设计在EX级使用星号实现乘法，使用32周期除法器实现除法。在50MHz下可以正确运行功能测试，而当频率提升后无法正确运行功能测试。观察上板结果，我们发现错误出现在乘法、除法等指令上，而其他指令正确。,这说明代码的行为正确，但这样的写法在更高频率下的综合结果可能与行为仿真不一致，于是我们改变了乘除法器的实现方式，改用IP核设计乘除法器，这样可以消除乘除法产生的主频提升的瓶颈。,乘除法优化思路,CACHE设计,四周期命中ICACHE,两周期命中DCACHE,单周期命中ICACHE,四周期命中ICACHE,两路组相连，每路16KB(1024行,每行4个字)，交替替换，使用1拍延迟的BRAM存储标识和数据,两周期命中DCACHE,两路组相连，每路16KB(1024行,每行4个字)， 交替替换，支持写分配+写回,压缩了给地址状态和命中返回状态，减少命中所需要的时钟周期数,单周期命中ICACHE,两路组相连，每路16KB(1024行,每行4个字)，交替替换，使用1拍延迟的BRAM存储标识和数据,进一步压缩了连续命中的周期数，要求HIT级能够在命中后给出下一次访存地址，这引入了比较复杂的指令间协调问题,CACHE对于性能提升的效果,初赛性能得分：,改进方向,优化关键路径 提升主频,优化cache 并 增加功能,拆分流水线,高效替换算法,04,章节 PART,SoC外设结构 SoC外设实现,SoC外设设计,SoC外设结构,LCD屏,点阵,数码管,拨码开关,LED,矩阵键盘,SoC外设实现,LCD屏,点阵,在硬件上对点阵的引脚进行操作，做到动态图案展示,SoC功能展示,车牌生成,排序游戏,计时器,拨码开关输入数据，按矩阵键盘按钮读入数据，同时在数码管和LCD上显示读入数据，LED亮起指示输入数据个数。达到最大输入数据个数上限后开始升序排序，结果在数码管和LCD屏幕上显示,按下矩阵键盘，随机生成四位十六进制数，输出到数码管和LCD屏上,按下矩阵键盘，开始计时，数
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