基于FPGA下的交通灯控制器设计.doc

内蒙古工业大学本科毕业设计说明书引 言随着城乡的经济发展，车辆的数量在迅速的增加，交通阻塞的问题已经严重影响了人们的出行。现在的社会是一个数字化程度相当高的社会，很多的系统设计师都愿意把自己的设计设计成集成电路芯片，芯片可以在实际中方便使用。随着EDA技术的发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。FPGA就是在这样的背景下诞生的，它在数字电路中的地位也越来越高，这样迅速的发展源于它的众多特点。交通等是保障交通道路畅通和安全的重要工具，而控制器是交通灯控制的主要部分，它可以通过很多种方式来实现。在这许许多多的方法之中，使用FPGA和VHDL语言设计的交通灯控制器，比起其他的方法显得更加灵活、易于改动，并且它的设计周期性更加短。城市中的交通事故频繁发生，威胁着人们的生命健康和工作生活，交通阻塞问题在延迟出行时间的同时，还会造成更多的空气污染和噪声污染。在这种情况下，根据每个道路的实际情况来设置交通灯，使道路更加通畅，这对构建和谐畅通的城市交通有着十分重要的意义。第一章 软件介绍1.1 Quartus介绍本次毕业设计是基于FPGA下的设计，FPGA是现场可编程门阵列，FPGA开发工具种类很多、智能化高、功能非常的强大。可编程Quartus是一个为逻辑器件编程提供编程环境的软件，它能够支持VHDL、Verilog HDL语言的设计。在该软件环境下，设计者可以实现程序的编写、编译、仿真、图形设计、图形的仿真等许许多多的功能。在做交通灯控制器设计时选择的编程语言是VHDL语言。在这里简单的介绍一下Quartus的基本部分。图1-1-1是一幅启动界面的图片。在设计前需要对软件进行初步的了解，在图中已经明显的标出了每一部分的名称。 图 1-1-1 启动界面开始设计前我们需要新建一个工程，首先要在启动界面上的菜单栏中找到File，单击它选择它下拉菜单中的“New Project Wizard”时会出现图1-1-2所显示的对话框，把项目名称按照需要填好后单击Next，便会进入图 1-1-3 显示的界面。图1-1-2 创建工程框图1-1-3 芯片选择框 根据自己选择的实验设备选择好相应的芯片型号点击Next,进入下一个步骤当出现图1-1-5时，点击“Finish”后这个工程就建立好了。图 1-1-4 仿真器选择框图1-1-5 对话框 建好工程后开始进行设计，首先在图1-1-6中单击file后选择new,接着会出现图1-1-7，在交通灯控制器的设计中我们选择的是VHDL File,当出现图1-1-8时就可以把编辑的程序敲入编辑器中。图1-1-6 工程建好后的界面图1-1-7 新建文件类型选择框图1-1-8 程序编辑框在第一章中对Quartus软件的使用做一个简单介绍，设计中的编译和仿真步骤在后面的几章中会做出介绍。第二章 交通灯控制器设计的概述2.1 控制器设计描述2.1.1 设计任务要求设计交通灯控制器，分别在四个方向都安装红、黄、绿三种颜色的交通指示灯，红灯表示停止，绿灯表示通行，黄灯表示左转和直行将要禁止通行，四个方向分别还安装有倒计时的计时器。2.1.2 设计要求东西方向和南北方向各有组指示灯，红灯亮的时间为20S,黄灯亮的时间为5S，绿灯亮的时间为25S。三种灯亮灭的顺序为红灯、绿灯、黄灯。第三章 交通灯控制器的设计过程3.1 设计方案本设计课题用FPGA来实现智能交通灯的设计，本设计现要研究的问题主要有：智能交通灯的设计方案；各功能模块的设计与实现；如何用VHDL编写源程序以及进行系统仿真。3.1.1 框图设计交通灯控制器设计的框图中包括控制器、分频器、显示器、指示灯、译码器、位选器。当倒计时为零时，控制器改变交通灯的颜色，同时倒计时开始进入下一个倒计时。当有紧急情况出现的时候，四面的交通灯都会变为红灯，紧急情况的处理在设计中是依靠HOLD键来实现的。图 3-1-1-1 是交通灯设计的设计框图特殊情况计 时 器位选器显示器（东、西、南、北）译码器控制器指示灯图 3-1-1-1 交通灯设计的设计框图系统的红、黄、绿灯显示的总时间为50s，具体的亮灯时间和亮灯顺序看 表 3-1-1-2表3-1-1-2 交通灯亮灯顺序与亮灯时间安排东西方向（A灯）A绿灯亮（20s）A黄灯亮（2125s）A红灯亮（2650s）南北方向（B灯）B红灯亮（025s） B绿灯亮（2645s）B黄灯亮（4650s）3.1.2 工程流程图创建一个新的工程创建VHDL语言文件保存输入的程序将程序输入文件中对程序进行编译，有错误的要进行修改、再编译，直至没有错对程序进行波形的仿真进行图形电路设计、保存、编译、波形仿真、管脚锁定进行硬件仿真图3-1-2 工程流程图3.1.3 时序图的假象 在时序图中，上升沿有效，即为“1”时灯亮，好比RedA为上升沿（ “1” ）时A方向的红灯是亮的，相对的GreenB也为上升沿（ “1” ）B方向上绿灯是亮的。具体的时序显示见图3-2 时序图。GreenAYellowARedBYeelowBGreenBRedAAAAA图3-2 时序图 3.2 模块设计3.2.1 主控制器模块在Quartus按照1-1中的方法新建一个工程并新建一个文件项目后，在图1-1-8程序编辑框中将主控制器的程序输入后保存。接着需要对主控制器的程序进行编译，编译的步骤是点击ProjectSet as Top将文件置顶，具体的参考图3-2-1-1 置顶，接着点击图3-2-1-2 的Start Compilation 进行编译。图3-2-1-1 置顶图3-2-1-2 编译在编译的过程中，出现了一些错误，在我编译主控制器的程序时，出现的错误是没有将CLOCK放入PROCESS()中，将程序中的错误一一改正后有时还会出现些Warning，有些Warning并不会影响后面的设计步骤。将上面的错面都改正后，就会显示图3-2-1-3 所显示的对话框。下一步就是对程序进行时序仿真，图3-2-1-3 编译成功 程序编译无措后在当前的工程下面新建一个文件，点击File出现图3-2-1-4 新建文件对话框，选择图中显示蓝色的选项就会出现我们想要的界面，把鼠标移在图3-2-1-5 时序仿真编辑框中左边的空白处，然后点击右键，选择INSERTINSERT NODE OR BUS选项出现另一个对话框，选择对话框中的NODE FINDER后就会产生新的对话框，点击LIST是在左下角的空白处会出现很多的引脚，我们选中需要的引脚后确定后，我们需要的引脚就会出现在时序仿真编辑中左边的空白处，我们对输入信号进行设定，若想让输出信号显示为十六进制数，我们可以选中输出信号然后点击鼠标的右键选择VALUECOUNT VALUE后出现的对话框中可以选择自己需要显示的进制类型和进制数的定时等。对输出输入信号编辑完成后保存。在菜单工具栏中选择PROCESSINGSIMULATOOR TOOL,出现图3-2-1-6的对话框，按照对话框显示的进行设定，点击QENERAT FUNCTIONALSTARTREPORT，就会得出我们想要的图3-2-1-7 主控制器时序仿真图。图3-2-1-4 新建文件对话框图3-2-1-5 仿真编辑框图3-2-1-6 仿真工具对话框图3-2-1-7 主控制器的仿真图图3-2-1-7中显示的仿真结果和设计前预计的时序仿真图的结果是相符合的。时序图中的HOLD是保持信号，当HOLD信号为有效信号（ “1” ）时，则四个方向的路灯都是红灯亮，当HOLD无效时，四个方向的信号灯会正常工作。RESET信号有效时，计数器的显示就会重新从零开始。图中四个方向的指示灯的亮灭顺序是正确的。图3-2-1-8 主控制器的模块主控制器的时序仿真完成后，一个程序的设计、仿真就已经暂时结束了，下一步还要进行图形的设计，在总的图形设计前，需要先将每个程序都生成模块，为之后的设计做好准备。点击FileCreateUpdadeCreate Symbol Files for Current File,完成这个操作过程后便会生成主控制器的模块，具体的看图3-2-1-8 主控制器的模块。模块中主要有CLOCK、RESET、HOLD、NUMA、NUMB和六个指示灯的输出。3.2.2 分频器模块 设计中需要用到1秒钟的脉冲，分频这个模块就是为了改变频率脉冲波，使20Mhz的频率最终变为1hz的脉冲，这样就可以得到一个周期是1秒钟的脉冲，分频器的程序见附录。具体的程序编译过程和仿真的过程和主控制模块中谈到的过程是相同的。按照上面谈的步骤完成后就会得到图3-2-2-1 分频模块的时序仿真图。图3-2-2-1 分频模块的仿真图图3-2-2-2 分频模块 分频的程序经过编译和时序仿真图后生成的模块是图3-2-2-2 分频模块所显示的20mhz的脉冲通过第一模块时变为10hz，再经过第二个模块后变成1hz的脉冲。3.2.3 提取显示值模块 提取显示值的功能是在10hz的速度下提取显示值，得到的是显示时间值的十位和个位。图3-2-3-1 提取显示值的时序仿真图中NUMIN是主控制器的输出值，NUMA和NUMB两个输出端口是要显示的值的高位和低位。高位的最大输出值是为二的四位二进制数，低位的最大输出值是为九的四位二进制数。图3-2-3-2 是提取显示值生成的模块。提取显示值的程序见文章的附录。图3-2-3-1 提取显示值的仿真图 仿真图中，NUMB先从0开始计数，当计到9时NUMA计为1，NUMB重新从0开始计数，当计到9时NUMA会计为2，NUMB再次从0开始计数，当NUMA（高位）计数到2时，NUMB的最大值输出为5。图3-2-3-2 提取显示值的模块3.2.4 动态扫描模块LED显示的工作原理是利用人类的视觉特性。七段LED数字显示块是由“a、b、c、d、e、f、g、dp”这几段组成的，LED的显示原理就是要看这八段中的哪几段是亮的，那几段是灭的。每段管子不是同时被点亮的并且点亮的时间都是极短的，又因为变化的时间很短暂，亮灭的过程中留下的余光会给人一种错觉，人的眼睛觉得是一组静态的显示灯。具体的动态扫描的程序请看正文后的附录。图3-2-4-1 是动态扫描的时序仿真图，图3-2-4-2是动态扫描生成的模块。图3-2-4-1 动态扫描的时序仿真图图3-2-4-2 动态扫描的模块3.2.5 位选器模块 位选程序的输入和编译完成后，对程序进行仿真，仿真的步骤依然和上面谈到的一样，下面两幅图一张是位选程序的时序仿真图，另一幅是位选程序生成的模块。见图3-2-5-1和图3-2-5-2。图3-2-5-1 位选时序仿真图图3-2-5-2 位选模块3.2.6 译码器模块 译码器是将要显示的数字转换成驱动七段数码管的信号，程序中的NUM与动态扫描模块相连，将四位二进制数转换为八位二进制数，再通过LED8输出。译码器的程序编辑和编译步骤也和前面所说的相同。当译码器编译成功后进行仿真，仿真的结果见图3-2-6-1 译码器的时序仿真。像时序仿真图中显示的一样，当NUM输入“0000”时LED8便会输出“00111111”显示数字“0”，当NUM输入“0001” 时LED8输出“00000110”显示数字“1”。图3-2-6-2 是译码器程序生成的模块。图3-2-6-1 译码器的时序仿真图图3-2-6-2 译码器模块3.3 图形设计3.3.1 图形设计的生成将每个程序都编译、仿真完成后，下一步就是要设计图形仿真，在进行图形的时序仿真前，要先进行图形的编辑和编译。要建立一个新工程和图形编辑的文件的的过程是点击FileNewBlock Diagram/Schematic File.（见图3-3-1-1）图3-3-1-1 新建一个文件的对话框新建了一个文件以后，就要开始编辑图形了，要把每一个模块都找出来，选择AssignmentSettings后出现图3-3-1-2 的对话框，在左边找到libraries，单击它以后会出现图3-3-1-2 右边显示的内容，再点击处可以找到之前生成的那些模块所在的文件夹，把它们一次性添加在libraries中，这样可以为后面图形设计做好准备，全部添加完成后点击“OK”，这样在元件库中就可以找到生成的那些模块了。选择EditInsert Symbol后出现图3-3-1-3 的对话框，在这里就可以显示出上面生成的模块和软件中原本存在的元器件，按照设计中的需要选出模块和元件。图3-3-1-2 libraries对话框图3-3-1-3 元件库对话框图3-3-1-4 编译对话框图3-3-1-4 中标明了每个快捷工具的用途，选择合适的工具把选择好的模块和元件连接起来。然后将连接好的图形文件保存以后进行编译。3.3.2 仿真结果图3-3-2-1 图形设计的时序仿真图图形设计编译完成以后按照程序的时序仿真的过程对图形设计进行时序仿真，给CLK适当的信号，并且要给输入值定义正确的值，开始仿真后会出现图3-3-2-1就是编译后的时序仿真图。图形设计的时序仿真图中主要显示的是红、黄、绿灯之间的亮灭关系和LED8显示的数值变化过程，还有位选输出端的变化，时序图中可以很容易看出当计时数计数到某一个值的时候东西方向和南北方向是什么颜色的指示灯在工作。当A路的绿灯亮时，B路的红灯亮，A路的绿灯亮20秒后，A路的黄灯亮5秒由此可以很容易的看出指示灯的亮灭是正确的。3.4 管脚的锁定 管脚锁定是为了为硬件仿真做准备。当所有的设计都完成后，接着要对图形设计进行管脚的锁定。先确定设计时确定的器件类型和实际的硬件类型是不是一样，选择AssignmentsDevice，在出现的对话框中认真确定选择的器件是不是正确的。接下来选择AssignmentsPins进入图3-4-1中，用鼠标双击Location就可以设定管脚了。图3-4-2 是在这次毕业设计中使用到的芯片ACEX1K-EP1K100QC208-3。图3-4-3 是完成编译、时序仿真、管脚锁定这些步骤后的图形设计。图3-4-1 管脚锁定对话框图3-4-2 芯片ACEX1K-EP1K100QC208-3图3-4-3 最终的图形设计表3-4-1 管脚和相应的功能序号名称功能管脚口1CLK时钟信号792HOLD保持键73RESET复位键84RedAA路口的红灯115GreenAA路口的绿灯136YellowAA路口的黄灯157RedBB路口的红灯128GreenBB路口的绿灯149YellowBB路口的黄灯1610LED8LED数码管24-3111SI位选36-39在这次毕业设计中，我们用的芯片是ACEX1K-EP1K100QC208-3，图3-4-3就是设计所用的芯片，褐色小点是设计中锁定的管脚。而表3-4-1是锁定的管脚和相应的功能。结 论经过了两个多月的努力，毕业设计终于完成了。这次的毕业设计是在大学期间完全没有接触过的知识，在两个月的时间里我已经对FPGA有了一定的认识，又学到了新的知识。刚开始做这个课题时，我从知网和图书馆找了很多的资料，在对这些资料整理的过程中开始一点点的熟悉FPGA和VHDL语言，最初我连最基本的程序都看不懂，经过努力后，我不仅可以看懂程序还可以利用Quartus软件对程序进行编译、仿真。这次毕业设计的经历提高了我的自学能力，当我遇到一个问题的时候，我会认真的查找出错的地方，然后想办法把它解决掉，一个程序的仿真结果出来后，我还会认真的查看仿真的结果是不是正确的。在做硬件实验时，开始我反复琢磨了很久都没有做出来，通过和老师同学的交流，我终于成功的做出了硬件的仿真。这次的毕业设计结果可以按照设计的正常运行。这次毕业设计告诉我，只要努力、认真，再难再陌生的东西都能够做的出来。参考文献1 李广军，孟宪元.可编程VHDL设计及应用.成都：电子科技大学出版社，2003 34-352 马义忠，常蓬彬，马浚.数字逻辑与数字系统.北京：高等教育出版社，2005 22-243 曾繁泰，王强，盛娜.EDA工程的理论与实践.北京：电子工业出版社，20044 邹彦，庄严.EDA.技术与数字系统设计.北京：电子工业出版社，2007.45 王丹，童如松.电子设计自动化(EDA)手册.北京：电子工业出版社，2005.36 辛春艳.VHDL硬件描述语言.北京:国防工业出版社，20027 /8 王建坤.MAX+PLUS入门与提高.北京:清华大学出版社，20049 李洪伟，高斯华.基于Quartus的FPGA/CPLD设计.北京：电子工业出版社，2006.410谭会生，张昌凡.EDA技术及应用.西安：西安电子科技大学出版社，200411李景华，杜王远.可编程逻辑器件与EDA技术.东北大学出版社，200012Charles H.Roth.数字体统设计与VHDL.电子工业出版社，200813 /14路明礼.数字电子技术.武汉：武汉理工大学出版社，2008.815VHDL Language Reference Guide, Aldec Inc. Henderson NV USA 1999.16Altera Corporation DATA BOOK Altera Corporation San Jose CA 95134 USA,2004.17潘松，王国栋.VHDL实用教程.成都：电子科技大学出版社，1999.1218 Van HW Broeck,Skudelny HC,Stanke GV.Analysis and realization of a pulse width modulator based on voltage space vectorsJ.IEEE Transom Industry Applications, 1988,24 (1):142-150.附 录1.1 主控制器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CZMK ISPORT(CLOCK: IN STD_LOGIC; RESET: IN STD_LOGIC; HOLD: IN STD_LOGIC; FLASH: OUT STD_LOGIC; NUMA,NUMB: OUT INTEGER RANGE 0 TO 25; RedA,GreenA,YellowA: OUT STD_LOGIC; RedB,GreenB,YellowB: OUT STD_LOGIC);END;ARCHITECTURE CONTROL OF CZMK ISSIGNAL COUNTNUM: INTEGER RANGE 0 TO 50;BEGIN PROCESS(CLOCK,RESET) BEGIN IF RESET=1 THEN COUNTNUM=0; ELSIF RISING_EDGE(CLOCK) THEN IF HOLD=1 THEN FLASH=1; ELSE FLASH=0; IF COUNTNUM=49 THEN COUNTNUM=0; ELSE COUNTNUM=COUNTNUM+1; END IF; END IF; END IF; END PROCESS; PROCESS(CLOCK) BEGIN IF RISING_EDGE(CLOCK) THEN IF HOLD=1 THEN RedA=1; RedB=1; GreenA=0; GreenB=0; YellowA=0; YellowB=0; ELSE IF COUNTNUM=19 THEN NUMA=20-COUNTNUM; RedA=0; GreenA=1; YellowA=0; ELSIF (COUNTNUM=24) THEN NUMA=25-COUNTNUM; RedA=0; GreenA=0; YellowA=1; ELSE NUMA=50-COUNTNUM; RedA=1; GreenA=0; YellowA=0; END IF; IF COUNTNUM=24 THEN NUMB=25-COUNTNUM; RedB=1; GreenB=0; YellowB=0; ELSIF COUNTNUM=44 THEN NUMB=45-COUNTNUM; RedB=0; GreenB=1; YellowB=0; ELSE NUMB=50-COUNTNUM; RedB=0; GreenB=0; YellowB=1; END IF; END IF; END IF; END PROCESS;END;1.2 分频器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FREQUENCY10HZ ISPORT (CLK20M: IN STD_LOGIC; CLK10HZ: OUT STD_LOGIC );END;ARCHITECTURE COUNT OF FREQUENCY10HZ ISSIGNAL TOUT: INTEGER RANGE 0 TO 777777;SIGNAL CLK: STD_LOGIC;BEGIN PROCESS(CLK20M) BEGIN IF RISING_EDGE(CLK20M)THEN IF TOUT=777777 THEN TOUT=0; CLK=NOT CLK; ELSE TOUT=TOUT+1; END IF; END IF; END PROCESS; CLK10HZ=CLK; END; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FREQUENCY IS PORT (CLK10HZ: IN STD_LOGIC; CLK1HZ: OUT STD_LOGIC ); END; ARCHITECTURE COUNT OF FREQUENCY IS SIGNAL TOUT:INTEGER RANGE 0 TO 4; SIGNAL CLK :STD_LOGIC; BEGIN PROCESS(CLK10HZ) BEGIN IF RISING_EDGE(CLK10HZ)THEN IF TOUT=4 THEN