毕业设计（论文）-实时模拟信号采集数字化电路仿真测试与分析.doc

武汉工业学院学士学位论文课题名称：实时模拟信号采集数字化电路仿真测试与分析 姓 名 学 号 院 （系） 数理科学系 专 业 电子信息科学与技术 指导老师 2011年 5月1日35 目录摘要IABSTRACTII第一章 绪论111引言112数据采集系统的构成要素113高速采集系统的发展现状314设计要求和研究内容4第二章高速数据采集系统的关键技术521数据采集的基本理论5211模数转换过程5212采样定理6213采样方式622并行采样技术723高速数据传输和存储技术8231高速数据存储策略8232 FIFO存储器924现场可编程门阵列FPGA10241可编程逻辑块CLB11242 FPGA设计中的关键技术和在信号处理中的设计原则：11第三章系统方案设计1531系统总体方案1532关键器件的选择17321 AD器件的选择17322 FPGA的选择1833信号调理电路的设计1834 AD转换电路设计19341模拟输入19342AD9288用户选择项19343时钟、时序20344电源与接地21345电压参考21346数字输出数据格式2235 FPGA逻辑设计22351 FPGAXC2S50性能特点22352 FPGA内部功能模块22353 AD采样控制器23354数据FIFO24355 FIFO采样控制器24356频率计单元25357测试电路的创建263.5.8测试方法26第四章 系统性能评价与分析2841系统总体性能评价2842硬件系统的测量精度2842I信号的幅度精度28422信号的频率精度2843系统性能测试29第五章 抗干扰措施30结论31致谢32参考文献33摘要 随着数字信号处理理论和计算机的不断发展，现代工业生产和科学技术研究都需要借助数字处理方法，进行数字处理的先决条件是将所研究的对象进行数字化，也即数据采集与处理。高速数据采集技术目前已经在雷达，声纳、软件无线电、瞬态信号测试等领域得到广泛应用。高速采样的核心技术即高速缓存的实现有三种方式：FIFO(先进先出)方式，双口RAM方式，高速SRAM方式。目前国内成熟的高速数据采集产品的采样频率最高为30兆赫兹左右。本课题要求信号采样通道带宽为20兆赫兹，采样频率为50兆赫兹，并在电脑上进行仿真实现。该功能单元一旦实现可广泛用于各种要求信号采集的电路，具有较高的实用价值。 数据采集技术是以前端的模拟信号处理、数字化、数字信号处理和计算机等高科技为基础而形成的一门综合技术是联系模拟世界与计算机之间的桥梁随着计算机技术的飞速发展和普及，数据采集系统也迅速得到应用在科学研究中，应用数据采集系统可获得大量的动态信息，是研究瞬间物理过程的有力工具。也是获取科学奥秘的重要手段之一数据采集技术是一项基本的实删性技术，它被广泛用于图像处理，振动测试，语音信号分析和瞬态信号分析等众多领域。目前不同性能指标的通用或专用的数据采集系统，在各种领域中随处可见。但是，由了成本或技术开发等众多闪素的影响，一般的数据采集系统其速度和通道数不能满足一些特殊领域的测试要求，或者满足这些要求的系统又由丁成本相当高而使得向市场推广的难度加大。本数据采集系统主要包括三部分：信号调理、AD转换、FPGA设计。输入的模拟信号经过前置放大器放大后进入采集系统，先经过信号调理电路进行信号的放大、滤波、使信号带宽限制在需要的范围内，并使信号的幅度与ADC的量程相匹配；经过以上处理后，信号被送入采样保持器进行采样，然后被模数转换器量化：转换后的数字量暂存在FPGA内部块RAM设计的FIFO中，供DSP读取并处理量化后的数据被送入存储器进行存储以供处理。AD为系统的核心芯片，负责将经过调理通道后的模拟信号转换成数字信号。FPGA主要完成和DSP芯片之间数据的缓冲、转换及传递，利用握手信号实现异步通信。AD控制码发送电路、数据转换电路、存储电路和时钟电路。关键词：数据采集 A/D转换 FPGA FIFOABSTRACT In view of the necessity of digitizing signals at higher frequency，request on higher samping rate and samping precision has been advancedHoweverdue to the 1imitation of development of ADC，it is difficult to achieve high samping rate and high precision simultaneouslyGiven that samping rate is the must important index of data acquisition system，it is significant to research on the critical technique，frequency synthesis，data transmission and storage and antiinterference technique Aiming at index of 50Msps，the system architecture is illustrated In detail and the crucial techniques concerning highspeed cIata acquisition system are also discussed in this dissertationThe main tasks of this dissertation are listed below：Firstly，the basic principle of data acquisition is expoundedThe Schemes to achieve highspeed DAS are proposed，design the double Channel AD converter units by using AD9288 Secondly，the pivotal techniques concerning highspeed IAS areAnalyzed and discussed Thirdly,based on the structure of FPGA+AD，hardware circuitsof system are accomplishedKey Words：Data Acquisition，AD conversion，FPGA FIFO第一章 绪论11引言 随着数字信号处理理论和计算机的不断发展，现代工业生产和科学技术研究都需要借助数字处理方法，进行数字处理的先决条件是将所研究的对象进行数字化，也即数据采集与处理。高速数据采集技术目前已经在雷达、声纳、软件无线电、瞬态信号测试等领域得到广泛应用 1。 同模拟系统相比，数字系统具有更高的精度、更好的稳定性，而且随着计算机技术的发展与普及，数字设备越来越多的取代模拟设备，在生产过程控制和科学研究等广泛的领域中，计算机测控技术发挥着非常重要的作用。然而，外部世界的大部分信息是以一些连续的物理量形式出现的，要将这些信息送入计算机进行处理，就必须先将这些连续的物理量离散化，并进行量化编码，转换为数字量。将模拟信号转换成数字信号，然后送往处理器，进行处理、显示、传输与记录的过程，称为数据采集。数据采集技术是信息科学的一个重要分支，它同传感器技术、信号处理技术、计算机技术等一起构成了测控技术的基础。12数据采集系统的构成要素 如图1-1所示，一个典型的数据采集系统由传感器、信号调理通道、采样保持器、AD转换器、数据缓存电路、微处理器及外设构成 2。1)传感器 传感器把待测的非电物理量转变成数据采集系统能够检测的电信号。理想的传感器能够将各种被测量转换为商输出电平的电量，提供零输出阻抗，具有良好的线性。2)信号调理通道 从传感器输出的信号必须经过调理才能够连入数据采集板，信号调理通道主要完成了模拟信号的衰减、放大、隔离、滤波、传感器激励和线性化等功能。理想的传感器能够将被测量转换成高输出电平的电量，但是实际情况下，数据采集时，来自传感器的模拟信号一般都是比较弱的低电平信号，因此需要对信号进行放大。而AD转换器的分辨率以满量程电压为依据，因此为了充分利用AD转换器的分辨率，需要把模拟输入信号放大到与其满量程电压相应的电平。而传感器和电路中器件不可避免的会产生噪声，周围各种各样的发射源也会使信号耦合上噪声，因此需要利用滤波器衰减噪声以提高输入信号的信噪比。放大 微弱信号都要进行放大以提高分辨率和降低噪声，也就是使调理后信号 最大电压值和ADC的最大输入值相等，这样可以提高精度。同时，高分辨率可以降低高放大倍数要求并可以提高较宽的动态范围。仪器信号调理的前端系统有几种放大模式，靠近传感器的微弱信号经过放大增益，最后只把大信号送给计算机，以使噪声影响减到最小。隔离 隔离也是信号调理中的一种。从安全的角度把传感器信号同计算机隔离开，因为被监测系统可能产生瞬时高电压。另一个原因是隔离可使从数据采集板出来的数据不受地电位和输入模式的影响。当输入DAQ板的信号与得到的信号不共地时，可能产生较大误差甚至损坏系统，而用隔离办法就能保证信号的准确。滤波 滤波可以消除噪声和不必要的干扰，噪声滤波器通常用于输入的信号是直流信号。许多仪器信号调理模块都有合适的低通滤波器。交流信号通常需要抗失真的低通滤波器，因为这样的滤波器有一个陡峭的截止频率，因而几乎能够完全消除高频干扰信号。激励 信号调理也能够为某些传感器提供工作电流。RTDS(温度电阻)需要电流将电阻变化反映出来，而应变片需要一个完备的桥式电路及电源。很多设备都提供电流源以便使用这些传感器。线性化 很多传感器对被测量的量都有非线性响应，因而需要对输出信号进行线性化。3)采样保持器 AD转换器完成一次转换需要一定的时间，而在转换期间希望AD转换器输入端的模拟信号电压保持不变，才能保证正确的转换。当输入信号的频率较高时，就会产生较大的误差，为了防止这种误差的产生，必须在AD转换器开始转换之前将信号的电平保持，转换之后又能跟踪输入信号的变化，保证较高的转换精度。为此，需要利用采样保持器来实现。4)AD转换器 模拟信号转换成数字信号之后，才能利用微处理系统对其处理。因此AD转换器是整个采集系统的核心，也是影响数据采集系统采样速率和精度的主要因素之一。对于高速模数转换器内部一般都集成了采样保持器sH和多路数据分配器，以保证采样的精度并降低后续存储器的要求。5)数据缓存电路 对于高速数据采集系统，采集量化后的数据速率非常高而且数量大，微处理系统无法对数据进行实时处理，因此需要存储器对数据进行缓存。6)微处理器和外设 微处理器负责数据采集系统的管理和控制工作，对采集到的数据进行运算和处理，然后送到外部设备。13高速采集系统的发展现状人们对数据采集系统的要求越来越高，特别是在一些需要在极短时间内完成大量数据采集，进行实时处理的场合，对数据采集系统的速度提出了非常高的要求。相应的，人们对数据采集系统的存储能力，接口能力以及抗干扰能力也提出更高的要求，这是数据采集发展的方向。从目前来看，数据采集系统的发展趋势是低速低分辨率往高速高分辨率发展。但是由于受到器件和工艺的限制，实现真正的高速高分辨率的数据采集系统还具有相当大的困难。因为数据采集系统的核心器件AD转换器的两个主要指标，即采样速率和分辨率是转换器中的一对矛盾。测量业界的两大巨头安捷伦和泰克，为了提高其产品的性能，投入大量的资金在AD转换器的发展上，安捷伦公司利用20个250Gs的8位分辨率AD组合成56Gss的AD，泰克公司利用第三代技术的“7HP”制程，制成取样率8Gss、10Gss和20Gss的分辨率8位ADc。尽管测量仪器供应商在2000年即开始使用取样率2Gss的AD，由于这些芯片都是用户定制的专用Ic，不会出现在半导体元件的销售市场货架上。直到2005年，Maxim、Ns和Atmel三家在技术得到突破，相继推出取样率1GSS、15GSS、2GSS和分辨率8位、lO位的AD，推动了高速数据采集系统的发展。最具代表性的高速AD芯片如下：Maxim公司的KAXlOq106108，最高取样率15Gss，分辨率为8位，模拟输入带宽2OGHz。NS公司的ADC08DS0010001500，最高取样率15Gss，分辨率8位，双路模拟输入带宽17GBz。Atmel公司的AT84AS003004，最高取样率2GSs，分辨率10位，模拟输入带宽3OGltz。因此国内外的数据采集相关产品主要局限于高速低分辨率和低速高分辨率的数据采集系统 3。14设计要求和研究内容了解实时模拟信号数字化电路的工作原理，会做其仿真测试与分析。创建模拟电路，测量结果，然后分析。第二章高速数据采集系统的关键技术21数据采集的基本理论 并行采样技术是高速并行数据采集系统实现的基础。此外，系统采集时钟的实现、高速AD输出的高速数据的传输和存储以及高速系统的印制板电路的设计对于高速数据采集系统的实现也至关重要。本章对系统实现中所存在的关键技术进行了讨论，包括并行采样技术、频率合成技术、高速数据的传输和存储技术、以及高速系统的印制板设计技术。首先，对数据采集一些基本理论进行简单的见、介绍。数据采集的基本理论主要包括模数转换、采样定理和采样方式 4。211模数转换过程 模数转换就是将模拟量转换为数字量的过程，主要分为采样保持、量化与编码三个步骤，如图21所示 5。 连续的模拟信号x(t)，按一定时间间隔Tg进行采样，保持后得到台阶信号再经过量化变为量化信号(n Ts)，最后经过编码得到信号。在现代AD器件中，这三个步骤都在同一器件中完成。 采样就是不断的以固定的时间间隔采样模拟信号。由采样定理可知，用数字方式处理模拟信号时并不是使用在整个作用期间无穷多个点的值，而只需要取样点的值就足够了。因此，在前后两次取样的时间间隔内，AD将取样所得的模拟信号值暂时存放在存储介质上，通常是电容器上，以便将它量化和编码。 量化是将模拟量转化为数字量的过程，量化电平定义为满量程电压v。与2的N次冥的比值，N为数字信号的二进制位数。量化电平一般用q表示，因此有q=2l。由于量化是用一些不连续的数来逼近精确采样值的过程。因此量化过程中必然存在误差，这种误差称为量化误差e。量化误差是随机变量，分布在区域-qe0或区域-q2eq2。如果码位足够多时，量化误差可以降低到一个很小的程度模数转换过程的最后阶段是编码，编码是指把量化信号的电平用数字代码表示，编码有多种.212采样定理 理论分析指出为了正确地观测波形，只要恰当选择采样频率才能用所得的取样值序列恢复出原信号波形。取样频率过低会产生频谱重叠效应，造成波形失真，取样序列不能真实的反映原始信号。按照奈奎斯特采样定理，任意一个最高频率为f-的模拟信号，只要满足条件采样周期Tl2L，才能够用时闻间隔为T的一系列离散取样值来代替它，而不会失去该信号的任何信息，理论上可以精确地重建原信号。需要指出的是，如果用2倍奈奎斯特频率采样2f，则必须使用截至频率为fI的理想低通滤波器才能恢复原来的模拟信号，如果采样频率大于2倍奈氏频率，那么就可以放宽对低通滤波器截至频率的要求。付出的代价是对同样的输入信号采样需要更高的采样率，这就对AD提出更高的要求。形式，例如二进制、格雷码和8CD码，二进制编码是目前广泛采用的编码方式6。213采样方式 数字化采样方式主要有实时采样和等效采样两种，而等效采样又分为顺序采样和随机采样两种。实时采样的原则是从数字化一开始，按照一个固定的次序来采集的，一直将整个波形采样完毕后存入波形存储器中。实时采样的优点在于信号波形一到就采样，因此适合任何形式的信号波形，周期的或者非周期的，单次的或者是连续信号。又由于所有的采样点是以信号出现的时间为顺序的，因此利于波形的显示处理。顺序采样是指在被测信号的周期内取样一次，采样点的采集是按一个固定的次序进行的。即在屏幕以上左向右的进行采集每到来一个新的触发事件就采集一个采样点。为了填满一个完整的波形记录，记录中有多少个存储位置就需要多少个触发事件。当第一个触发事件到来以后就立即采集第一个采样点。并将其存入存储器第二个触发事件则用来驱动一个定时系统。此定时系统将产生一个很小的时间延迟At。经过这个At的延迟时间以后，再采集第二个采样点，在扫迹存储器中的时间分辨率就等于这个小的延迟时间A t，其值可能小于50微微秒。第三个触发事件到来后，该定时系统则产生2A t的延迟时间。此延迟时间过后再采集第三个采样，并这样进行下去。这就是说第11个新的采样点的采集是在相对于类似的触发事件延迟了(Irl)At的时间以后进行的。其结果是显示的波形是由按固定次序出现的采样点而构成的。即第一个采样点在屏幕的最左边，接着各采样点集资向右构成显示波形。在顺序采样模式下，采集波形的周期数，即触发事件数等于存储器的记录长度。顺序采样可以实现后触发延迟功能，但是不能提供预触发信息。在快速时基设置之下，填满一个存储器记录所需的时间是很有限的。其速度比随机采样要快得多。 随机采样不是在信号的一个周期内完成全部取样过程，第一组采样点是在随机的时刻采集的，而与触发事件无关，这些采样点之间的时间隔为一已知的时间，由采样时钟来确定，当示波器在等待触发事件到来时，其内部就在连续的进行采样并将结果贮存起来。当一个触发事件到来时示波器内的一个定时系统就从这一时刻开始直到下一个采样点时刻进行时间测量。由于采样间隔是固定的，因此示波器就能够从此测量的时间计算出所有采集的采样点在存储器中的位置。当第一次采集的所有采样点存贮完毕以后，就开始采集一组新的采样点并等待新的触发事件，新触发事件到来以后，计时系统又进行新的时间测量并计算出这些新的采样点位置。这些新的采样点落在一次采集的采样点填充位置之间的未填充位置，用这种方法，波形扫迹就由在x轴上的随机位置上出现的一组采样点所构成。在最快的时基设置之下，使用随机采样的方法填满一个完整的波形记录所花的时间要比顺序采样的方法多很多，因为这时是用统计的方法来填充所有的存储器位置。随机采样技术的优点在于可以提供预触发信息以及触发后信息。22并行采样技术 系统的采样率为高速数据采集系统中最关心的指标，其实现依赖于芯片AD的工作频率，对于高采样率数据采集系统的实现，利用单片高速AD转换芯片是最为常见的方式,其实现也较为简单，但是由于高速AD的价格昂贵，而且由于高采样率的AD的分辨率往往不高，因此对于高采样率和高分辨率数据采集系统的实现，并行采样利用多片低采样率AD实现高速采样率是可以降低高速数据采集系统的成本，对高速数据采集系统的实现有着重要的意义。23高速数据传输和存储技术 高速数据采集系统中，为了保证处理器能够正确的处理AD输出的数据，数据的正确传输和存储显得非常重要。高速稳定可靠的数据传输技术在高速数据采集系统中扮演着重要的角色，而随着数据传输速度越来越快，对数据的抗干扰性的要求也越来越高，传统的数据传输标准，例如RS-422，RS485，SCSE和PECL等传输标准已无法满足设计高速数据采集系统的设计要求，而LVDS技术的出现无疑解决了一般传输标准无法满足高速数据传输要求的窘困7。231高速数据存储策略 低速数据采集系统在对数据进行处理时，由于数据传输率低，采集到的数据量较小且不需要备分，往往采取实时处理的方法。但是，在诸如遥测、遥感等采集操作的数据传输速率高、需要采集保存的数据量大的时候，无法做到实时分析和处理，而必须将采集到的数据以适当的方式存储起来，以供后续的分析和处理。所以在设计这样的高速数据采集系统时，必须采取恰当的存储策略。高速数据存储主要分为异地存储和本地存储。异地存储，是指高速数据采集机采集下来的数据不是存储在高速数据采集系统本身，而是通过例如高速总线等途径存储在远程介质中，本地存储是将数据存储到高速数据采集系统自带的存储系统中。这里，只针对本地存储进行讨论，本地存储必然涉及到存储器，选择什么样的存储器以满足系统的要求是非常重要的，如果存储器跟不上高速数据采集系统的输出数据的速度，那么数据就会丢失，这是设计中不希望发生的。要跟上高速数据的速度则需要高速存储器，但高速的存储器的价格随着工作频率成倍的增加，因此，如何突破存储器工作频率的限制，降低高速数据采集系统的成本是系统设计需要充分考虑的。为此，可以采用分时存储技术和数据降速存储技术解决该问题。1)分时存储 如图2-2所示，分时存储技术利用一个高速锁存器将采集的高速数据锁存，而后利用多个相对慢速的存储器对数据进行存储以保证数据存储的可靠性。由于多个静态存储器分时参与了数据存储的过程，使得多个慢速静态存储器分时存储操作过程进行了叠加，其效果等效于高速静态存储器的操作。 图2-2 分时存储2)数据降速存储技术 所谓数据降速存储技术，就是对在数据存储之前将高速数据的速度降低到低速存储器可以及时存储的程度。该方法避免了多个存储器的使用，只需利用一个大容量的存储器就可以实现数据的存储，实现起来相对分时存储简单。设计中可以利用串并转换电路对数据进行降速处理以满足后续的存储器速度较低的要求。 串并转换电路的基本原理为数据的串并转换，将数据依次存入串行移位寄存器中，然后并行输出，降低了传输数据的速度，以满足存储器工作速度的要求232 FIFO存储器在确定了合适的存储策略后，需要利用存储器对数据进行缓存，以解决微处理系统无法实时处理的问题。由于先进先出存储器FIFO进行读写操作时不需要地址线的参与，控制简单，因此FIFO得到广泛的应用。FIFO在同一个存储器.元配有两个数据口，一个是输入口，负责数据的写入，另一个是输出口，负责数据的输出FIFO在操作时由“满”和“空”两个标志位来表示存储器的不同状态.FIFO分为同步FIFO和异步FIFO两种，两者区别在于同步FIFO读写时钟共用一个时钟，而异步FIFO的读写时钟由不同的时钟提供，由一个时钟域的控制信号将数据写入FIFO，而由另一个时钟域的控制信号将数据读出FIFO。两者用于不同的场合，但是由于同步FIFO的工作频率高，操作较异步FIFO简单，而且能够方便通过控制读写使信号来实现异步FIFO的功能，因此在FIFO的设计中被广泛的采用。FIFO主要由存储阵列、地址逻辑块和标志逻辑块构成。图2-3为FIFO原理图 8。 图2-3 FIFO的原理图 读写指针都指向一个内存的初始位置，每进行一次读写操作，相应的读写指针就递增一次，指向下一个内存位置当指针移动到了内存的最后一个位置，它又重新跳回初始位置。在FIFO为空时的读操作和FIFO为满时的写操作都属于误动作，因此需要设置空标志和满标志两个信号，这两个标志是根据读写指针的值来判断的。当读写指针的值之差为0时，表明FIFO为空，FIFO空标志有效，当该两个指针值之差为FIFO的深度的时候，表明FIFO为满，FIFO满信号有效。24现场可编程门阵列FPGA现场可编程门阵列(FFGA，Field Programmable Gate Array)的出现是超大规模集成电路(VLSI)技术和计算机辅助设计(CAD)技术发展的结果，是当代电子设计领域中最具活力和发展前途的一项技术，它的硬件描述语言的可修改性，高集成性，高速低功耗，开发周期短，硬件与软件并行性，决定了它的崛起是必然的趋势。现场可编程门阵列FPGA器件是XILINX公司1985年首家推出的，它是一种新型的高密度PLD，采用CMOS-SRAMI艺制作，其内部由许多独立的可编程逻辑模块(CLB)组成，逻辑块之间可以灵活的相互连接。CLB的功能很强，不仅能够实现逻辑函数，还可配置成RAM等复杂的形式。配置数据存放在片内的SRAMa-E者熔丝图上，基于SRAM的FFOA器件工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的EPROM或者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场可编程。近年来，FPGA市场发展十分迅速，各大FFOA厂商，有代表性的是ALTERA公司，XILINX公司，CADENCE公司，不断采用新技术来提高FFOA器件的容量，增强软件的性能，使FFOA成为一款真正的CPU，基于不同应用软件可添加不同的外设，更快的达到用户的系统要求。FFOA灵活无限制的结构和可重复编程的特性可以为设计者提供灵活多变的选择，它具有集成度高、体积小、功耗低、控制简单的优点。可以集数据采集、传输、处理、通讯于一体。因此，在只需要简单的数据处理的情况下，FPGA能够提供比专用高速DSP更好的解决方案，并且能够更好地满足时序严格的高速数据采集系统的要求。 FPGA一般有三种可编程电路和一个用于存放编程数据的STAM组成。这种可编程电路是：可编程逻辑块(Configurable Logic Block)、输入输出模块IOB(IO Block)和互连资源IR(Interconnect Resource) 9。241可编程逻辑块CLB CLB是FPGA的主要组成部分，是实现逻辑功能的基本单元。它主要由逻辑函数发生器、触发器、数据选择器等相关逻辑电路组成。这里的所谓函数发生器均为查找表结构(Lookup_Table)，其工作原理类似于RAM，通过查找RAM中的存储数据，就可以得到任意组合逻辑输出。目前FPGA多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16X I的RAM，当用户通过原理图或者HDL语言描述了一个逻辑电路以后，FFOA开发软件会自动计算逻辑电路的所有可能的结果，并把结果先写入RAM，这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。242 FPGA设计中的关键技术和在信号处理中的设计原则： 原则一：面积和速度的平衡和互换这里面积是指一个设计消耗FPGA的逻辑资源的数量，对于FFOA可以用所消耗的触发器(FF)和查找表（LUT）的数量，更一般的衡量方式可以用设计所占用的等价逻辑门数。速度指设计在芯片上稳定运行，能够达到的最高频率，这个频率由设计的时序状况决定。面积和速度这两个指标贯穿着FPGA设计的始终，是设计质量评价的终极标准。面积和速度是一对对立统一的矛盾体。要求一个设计同时具备设计面积最小，运行频率最高是不现实的。更科学的设计目标应该是在满足设计时序要求(包括对设计频率的要求)的前提下，占用最小的芯片面积。或者在规定的面积下，使设计的时序余量更大，频率跑得更高这两种目标充分体现了面积和速度平衡的思想。作为矛盾的两个部分，面积和速度的地位是不一样的，就要看设计的侧重点。面积和速度可以互换，从理论上讲，一个设计如果时序余量较大，所能跑的频率远远高于设计要求，那么就能通过功能模块的复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计所要求的频率，那么一般可以通过据流串并转换，并行。原则二 ：数据接口的同步设计原则如果输入数据的节拍和本级芯片的处理时钟同频，可以直接用芯片的主时钟对输入数据寄存器采样，完成输入数据的同步化：如果输入数据和本级芯片的处理时钟是异步的，则只是要用处理时钟对输入数据做两次寄存器采样，才能完成输入数据的同步化。需要说明的是用寄存器对异步时钟域的数据进行两次采样，是为了防止亚稳态(数据不稳定态)的传播，使后级电路处理的数据都是有效的电平。但这样做不能完全保证所有数据都是有效的电平，比较保险的办法是用异步RAM或异步FIFO完成异步时钟域的数据转换，在输入端口用上级时钟写数据，在输出端口用本级的时钟读数据，这样就可靠的完成了异步时钟域之间的数据同步转换。复制多个处理模块，对整个设计采取“兵乓操作”和“串并转换”，在芯片输出模块再对数据进行并串转换，从宏观看整个芯片满足了处理速度的要求，这相当于用面积复制换取速度。原则三：流水线处理原则 在FFOA设计中，如果有效提高系统运行速度是很重要的问题，我们看一看一般的设计时间消化。如图2-4 图2-4 设计的时间花销其中Tco是触发器时钟到数据输出的延时，Tdelay是组合逻辑延时，Tsetup是触发器建立时间。 假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一个触发器的Q要Tco，再经过组合逻辑延时Tdelay到达第二个触发器的D，要想数据能再第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Tco+Tdelay+Tsetup，所以最小的时钟周期为T=Tco+Tdelay+Tsetup，最快的时钟频率F=Ir，也即为Fmax。 由于Tco、Tsetup是具体的器件和工艺决定的，我们作设计只可以改变Tdelay，所以缩短组合逻辑延时是提高系统速度的关键。可以将较大的组合逻辑分解为较小几块，中间插入触发器，这样可以提高电路的工作频率，这就是流水线技术的基本原则，如图2-5。 图2-5 流水线技术原理原则四：合理使用PLL原则 在逻辑设计中，有时侯需要将主时钟分频或者反向，这时应该尽量使用FFGA片内集成的PLL，因为用这些PLL可以完成时钟的高精度、低抖动的倍频、分频、移相等操作，精度非常之高，一般在ps数量级。这样可以提高电路的稳定性，减小时钟时延带来的误操作。原则五：信号延时 对FPGA来说，由于路径必须通过电晶体开关，因此连线延时一直是路径延时的主要部分。信号每通过一个逻辑单元，就会产生一定的延时。延时的大小除了受路径长短的影响外，还受器件内部结构特点、制造工艺、工作温度、工作电压等条件的影响。现有的FPGA设计软件都可以对内部延时进行比较准确的预测。器件内部延时越大，器件的工作速度也就越低，所以降低信号传输延时是提高处理速度的关键。而在有些情况下，需要对信号进行一定的延时处理，以完成特定的功能。利用D触发器可以在时钟的控制下对信号进行延时，这种方法的最小延时时间可以是时钟周期的一半。如图2-6，电路可以将输入信号DATAIN分别延时05和15个时钟周期，DATAOUTl是将DATAIN延时05个时钟周期后输出的信号，DATAOUT2是将DATAIN延时15个时钟周期后的输出信号。 图2-6 采用D触发器控制时延 图2-7 信号的时延如果需要比较精确的延时，则必须引入高速时钟信号，利用D触发器、移位寄存器或计数器来实现。延时时间的长短可通过设置D触发器个数或移位寄存器的级数以及计数器的记数周期来调整，而延时的时间分辨率则由高速时钟的周期来决定，高速时钟频率越高，时间分辨率也越高。利用D触发器和移位寄存器作为延时器件，不能实现较长时间的延时，这是因为使用过多的D触发器和移位寄存器会严重消耗FPGA器件的资源，降低其它单元的性能，所以长时间的延时单元可以通过计数器实现。无论是用D触发器、移位寄存器还是用计数器，所构成的延时单元都能够可靠工作，其延时时间受外界因素影响很小。在使用分立的数字逻辑器件时，为了将某一信号延时一段时间，有些设计人员往往在此信号后串接一些非门或其它门电路，通过增加冗余电路来获取延时，但是这样得到的延时都不会是固定值，它受到诸如器件结构、工作温度等因素的影响，属于不可靠延时。在设计中应该避免使用这种方法。第三章系统方案设计31系统总体方案设计要求信号采样通道带宽20兆赫兹，采样频率50兆赫兹，可以采用一片采样速率高于50兆赫兹的AD进行采样，鉴于FPGA内部具有丰富的触发器和I/O引脚，设计周期最短，具有可编程性和实现方案容易改动的特点。因此系统采用了AD+FPGA的方案。系统的原理框图如图3-l所示 10。 由系统原理图可知，整个数据采集系统主要包括三部分：AD转换器，现场可编程逻辑器件FPGA和数字信号处理器DSP。AD为系统的核心芯片，负责将经过调理通道后的模拟信号转换成数字信号。FFGA主要完成一些硬件电路的设计，AD控制码发送电路、数据转换电路、存储电路和时钟电路，DSP完成数据处理。 输入的模拟信号经过前置放大器放大后进入采集系统，先经过信号调理电路进行信号的放大、滤波、使信号带宽限制在需要的范围内，并使信号的幅度与ADC的量程相匹配：经过以上处理后，信号被送入采样保持器进行采样，然后被模数转换器量化；转换后的数字量暂存在FPGA内部块RAM设计的FIFO中，供DSP读取并处理量化后的数据被送入存储器进行存储以供处理。 该数据采集电路由信号调理电路、AD转换电路、FPGA电路组成。FPGA主要完成和DSP芯片之间数据的缓冲、转换及传递，利用握手信号实现异步通信。该电路工作在1Vp-p差分工作模式，采用内部电压参考，最高采样频率可达100 MSs。首先，FPGA向AD的寄存器写入控制字，选择AD的工作模式；然后FPGA内部的锁相环对输入时钟进行倍频，将倍频后的时钟送到外部的锁相环，外部锁相环产生AD转换器的采样时钟。AD开始模拟信号到数字信号的转换，并将转换后的数据送入FPGA中。而后FPGA内部电路将处理后的数据存储在内部存储器中；最后DSP将存储器中的数据读出。该数据采集系统如图1所示。他要由AD变换器、先进先出(FIFO)存储器、接口电路和控制电路等组成。系统有2种工作模式：内触发模式和外触发模式。工作于内触发模式时，在主机(数字信号处理机或Pc机)的控制信号作用下，AD变换器采集的数据存入FIFO中，当FIFO存满时发出满信号，并停止写入，等待主机读出数据。主机收到满信号时，通过接口电路向FIFO发出读使能信号和读时钟，读出存储的数据。工作于外触发模式时，主机发复位信号对整个系统复位，使之处于准备状态，等待外触发脉冲的到来，外触发信号到来时开始把AD变换器采集的数据写入FIFO，当FIFO存满时发出满信号，并由主机读出数据。AD9288的模拟输入端和时钟输入端都要求差分输入。模拟信号输入的适配电路采用AD8032差分驱动器；时钟信号输入采用ECL驱动器MC100ELl6。 在高速数据采集系统中，由于模数转换的速率很高，通常都采用分路数据输出的结构.基于这种思想，AD9288内部将数据分为A，B两路输出，同时提供2个彼此反相的时钟(DCO+。和DCO-)，以便后续设备锁存数据。这就使数据输出速率降低了一倍，从而降低了对存储器的读写速度要求。系统采用两片FIF0对这两路数据进行并行存储。 另外，对于高速数字系统来说，精确的时序控制也是十分重要的，在设计阶段必须加以精心考虑。由于在主机的控制下向FIFO发出的写使能信号与数据锁存时钟不同步，为了确保两路数据始终以正确的顺序分别存入两片FIFO，必须用数据锁存时钟对写使能信号进行定位。CLKA和CLKB如分别为A，B两片FIFO的写时钟，他们是由DCO+经时钟调整电路后而得到的；t为CLlKA和CLKB之间的相位差。WE为在主机的控制下向FIFO发出的写使能信号；CLKB由CLKA延时后得到，作为写使能信号的定位时钟；WEm为FIF0的写使能信号。32关键器件的选择 整个系统的关键器件包括A/D转换芯片，现场可编程逻辑阵列FPGA 11。321 AD器件的选择 AD变换是数据采集的重要部分，如何根据系统设计的要求来选择合适的高速的AD昵?目前高速AD转换器主要有：闪烁式或全并行ADC、分级式ADC和每级一位式ADC闪烁式或全并行ADC(flash or parallel ADC)是一种转换速率最快的ADC，它采用大量的比较器和电阻器，一个N位闪烁式ADC需要个电阻器和-1个比较器。闪烁式ADC要实现快速转换，每个比较器必须在相当高的功率状态下工作，其存在的问题是有限的分辨率、功耗大和芯片尺寸大(成本商)。分级式ADC又称流水线或多级式ADC(subranging，pipelined，multistep ADC)，它是将两个或多个较低分辨率的闪烁式ADC组合起来构成一个高分辨率、高转换速率的ADC。分级式ADC转换速率虽然没有单纯的闪烁式ADC快，但它比逐次逼近式要快得多，而且在分辨率相同的情况下其电路的复杂性和功耗大大低于闪烁式ADC。 现代高速ADC的主要特点是：1集成度高，将基准电压源、采样保持器和增益放大器等外围单元与ADC一起集成在一块芯片上。2单电源高性能。3低功耗、低价格。本课题要求实时采样率50MSPS，输入模拟带宽20MHz，综合考虑选用美国模拟器件公司(ADl)的AD9288，AD9288是一款双8bit高速模数转换器，两个ADC可以独立工作，它可以提供与单通道AD转换器同样优异的动态性能，但比使用2个单通道AD转换器具有更好的抗串扰性能。AD9288分三个型号，采样率最高分别为50MSs，80 MSs，100 MSs：功耗分别为156mW，171 mW，180 mw。内部集成了跟踪保持电路和基准电路，单电源工作。平行输出接口，兼容TTLcM0s格式，工业标准温度工作范围，48PIN LQFP封装(尺寸只有79lX7u)，适合应用与高速信号测量仪器，无线通讯设备。AD9288管脚定义及原理图如图3-2322 FPGA的选择 选定系统的核心芯片AD后，接下来需要考虑FPGA的选择，通过对AD输出信号的通道数量和设计中所需逻辑资源的分析后，本课题选用使用的FPGA芯片是XILINX的Spartan XC2S50，C2S50是XILINX的Spartan IIE系列FPGA，Spartan liE系列的FPGA内部集成有DLL(数字延迟锁相环)，除了可以进行时钟的整数倍频或者整数分频外，还可以对输入的时钟进行相位、时延等控制，相对于传统的常规数字逻辑电路来说，Spartan IIE系列FPGA可以处理的数字信号频率达到200MHz以上，而内部时延在5ns以下，这种特性，使其用于数字信号处理的时候，系统时钟和信号时钟的JITTER(抖动)可以控制到很小的程度。基于这些功能，该芯片内部有4KB的块RAM、384个CLB，共5万门的可编程逻辑器件。33信号调理电路的设计 被测信号在进行AD转换器之前，都必须经过适当的处理，使之符合AD转换器的要求。比如大信号必须经过适当的衰减，以免因信号幅度过大损坏电路中的元器件及引起信号的失真。而小信号则需要放大，否则采集后恢复的信号幅度太小。以致无法正确的观测信号，所以对信号的调理是必要的。模拟输入通道接收外部待检测信号，进行调理，输出-05V+05V的电压信号。模拟输入通道由信号通道与测量通道两部分组成。信号通道由输入耦合电路、衰减器、输入保护、跟随器，及控制电路组成，完成对输入信号的输入耦合方式、信号衰减、保护控制及阻抗变换等功能。测量通道由测量驱动电路和标准参考电路及测量保护电路构成，完成对电阻、二极管等元件参数的测量。被测信号经继电器和多路模拟开关进行多级衰减，后经放大，并与信号平移值叠加，送高速AD进行转换。经模拟通道后的被测信号首先进行调理，再分别送高速AD转换电路和信号整形电路进行处理。高速AD转换器为ADI公司的AD9288，其分辨率为8位，转换速率可根据需要调整，最高为100姗z。AD转换的数据结果送FPGA内的FIF0缓存。整形电路用高速比较器TLC3016，将任意形状的模拟信号转换为标准的矩形脉冲信号，送FFGA的频率电路进行频率周期的测量。34 AD转换电路设计 AD 转换电路是整个数据采集电路的核心，下面将对AD电路设计考虑进行介绍。341模拟输入AD9288的模拟信号输入一个微分缓冲器，为了最佳的动态性能在A-一一A。输入端的电阻应该匹配，电压输入范围是1024以03为中心。AD9288可以采用单端或者差分模拟输入，虽然单端输入方式连接比较简单，但抗能差，采取差分输入方式可以尽量减少信号噪声以及电磁的干扰，所以本课题信号采用差分输入方式。 AD9288的模拟输入端(管脚2，3，11，12)，它可以接收Vp-p范围的单端或者差分模拟输入信号。当AD工作在差分输入模式时，采用AD公司的差分运放AD8032作为ADC的驱动芯片。当AD9288工作在单端输入模式时，ADC的性能会有所下降，但是比较适合低成本的应用，这时还是可以保证比较好的性能。342AD9288用户选择项 AD9288提供的USER SELECT OPTION很有帮助：有两个引脚(sl S2)可以用来选择多种操作模式，这些选择项允许使用者将两个通道都置于等待模式，或者一个通道处于等待模式。这两种模式下，输入的时钟或者是输出的数据端都处于