IC课程设计报告-四位与非门的电路设计.doc

专 业 电子科学与技术 学 号 201010134 学生姓名 指导老师 设计一 四位与非门的电路设计一、课程设计的目的1、学习使用电路设计与仿真软件HSPICE，练习用网表文件来描述模拟电路，并熟悉应用HSPICE内部元件库；2、熟悉用MOS器件来设计四位逻辑输入与非门电路。二、课程设计的内容和要求1、内容：运用HSPICE仿真软件以及网表文件来描述模拟电路；2、要求：利用MOS器件来设计一四位逻辑输入与非门电路。三、设计原理1、与非门与非门是与门和非门的结合，先进行与运算，再进行非运算。与运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。如1和1（两端都有信号），则输出为1；1和0，则输出为0；0和0，则输出为0。2、四输入与非门符号图及原理当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。3、其真值表和符号如下：ABCDY000010001100101001110100110001100111010110111110011101111101111104、网表文件在文本文档中写出HSPICE软件所要求的网表文件，并另存为.sp文件。网表文件如下：CMOS NAND4.OPTIONS LIST NODE POST.TRAN 20P 50NVCC VCC 0 5MNMOS_1 N_1 A Gnd Gnd NCH W=2.5u L=250nMNMOS_2 N_2 D N_1 N_1 NCH W=2.5u L=250n MNMOS_3 N_3 C N_2 N_2 NCH W=2.5u L=250n MNMOS_4 Vdd B N_3 N_3 NCH W=2.5u L=250n MPMOS_1 Vdd A Vdd Vdd PCH W=2.5u L=250n MPMOS_2 Vdd D Vdd Vdd PCH W=2.5u L=250n MPMOS_3 Vdd C Vdd Vdd PCH W=2.5u L=250n MPMOS_4 Vdd B Vdd Vdd PCH W=2.5u L=250n V2 1 0 PULSE .2 4.8 0N 0N 0N 5N 10NV3 2 0 PULSE .2 4.8 0N 0N 0N 5N 10NV4 3 0 PULSE .2 4.8 0N 0N 0N 5N 10NV5 4 0 PULSE .2 4.8 0N 0N 0N 5N 10N .measure tran tf trig v(5) val=4.5 fall=1 targ v(5) val=0.5 fall=1.measure tran tr trig v(5) val=0.5 rise=1 targ v(5) val=4.5 rise=1.measure tran tpdr trig v(1) val=2.5 rise=1 targ v(5) val=2.5 fall=1.measure tran tpdf trig v(1) val=2.5 fall=1 targ v(5) val=2.5 rise=1.measure tpd param=(tpdr+tpdf)/2 .MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END 四、仿真 点击打开HSPICE软件，接着利用open打开上面的网表文件，仿真，如下图所示：然后点击Avanwaves如下图所示：加入输入波形，如下图所示：加入输出波形，如下图所示：五、仿真分析1.直流工作点分析对DC.OP分析不收敛的情况，解决方法是：删除.option语句中除acct，list，node，post之外的所有设置，采用默认设置，查找.lis文件中关于不收敛的原因；使用.nodeset和.ic语句自行设置部分工作点的偏置；DC.OP不收敛还有可能是由于model引起的，如在亚阈值区模型出现电导为负的情况。2.瞬态分析瞬态分析先进行直流工作点的计算，将计算结果作为瞬态分析在T0时刻的初始值，再通过迭代计算，在迭代计算过程中时间步长值是动态变化的，.trantstep中的步长值并不是仿真的步长值，只是打印输出仿真结果的时间间隔的值，可以通过调整.optionslvltimimaximin来调整步长值。瞬态分析不收敛主要是由于快速的电压变化和模型的不连续，对于快速的电压变化可以通过改变分析的步长值来保证收敛。对模型的不连续，可以通过设置CAPOP和ACM电容，对于给定的直流模型一般选择CAPOP=4，ACM=3，对于level49，ACM=0。3.延时分析将以下语句导入之前的网表文件：.measure tran tf trig v(5) val=4.5 fall=1 targ v(5) val=0.5 fall=1.measure tran tr trig v(5) val=0.5 rise=1 targ v(5) val=4.5 rise=1.measure tran tpdr trig v(1) val=2.5 rise=1 targ v(5) val=2.5 fall=1.measure tran tpdf trig v(1) val=2.5 fall=1 targ v(5) val=2.5 rise=1.measure tpd param=(tpdr+tpdf)/2延时分析结果如下：tf=2.7638E-10 targ=2.9766E-09 trig=2.7002E-09tr=2.8419E-10 targ=8.4835E-09 trig=8.1993E-09tpdr=3.2211E-10 targ=2.8221E-09 trig=2.5000E-09tpdf= -1.5189E-10 targ=8.3481E-09 trig=8.5000E-09tpd= 8.5110E-11六、课程设计总结通过本次课程设计，使用了电路设计与仿真软件HSPICE，初步掌握Hspice的基本设计方法，一方面加深了对课程知识的感性认识，增强了电路设计与综合分析的能力。另外一方面通过练习用网表文件来描述模拟电路，用MOS器件来设计四位逻辑输入与非门电路，使我对HSPICE软件有一个更深层次的认识。设计二 8选1数据选择器的电路设计一、课程设计目的1、学习使用电路设计与仿真软件HSPICE、Tanner EDA；2、了解8选1数据选择器的工作原理和基本组成。二、课程设计原理1、8选1数据选择器电路图如下：2、网表文件如下：CMOS NAND4.OPTIONS LIST NODE POST.TRAN 20P 50NVCC VCC 0 5MNMOS_1 Vdd N_2 N_1 N_1 NCH W=2.5u L=250n MNMOS_2 Vdd N_3 N_1 N_1 NCH W=2.5u L=250n MNMOS_3 Vdd N_4 N_1 N_1 NCH W=2.5u L=250n MNMOS_4 Vdd c1 N_1 N_1 NCH W=2.5u L=250n MNMOS_5 Vdd c2 N_13 N_13 NCH W=2.5u L=250n MNMOS_6 Vdd s2 N_13 N_13 NCH W=2.5u L=250n MNMOS_7 Vdd N_3 N_13 N_13 NCH W=2.5u L=250n MNMOS_8 Vdd N_2 N_13 N_13 NCH W=2.5u L=250n MNMOS_9 Vdd c3 N_18 N_18 NCH W=2.5u L=250n MNMOS_10 Vdd N_4 N_18 N_18 NCH W=2.5u L=250n MNMOS_11 Vdd s1 N_18 N_18 NCH W=2.5u L=250n MNMOS_12 Vdd N_2 N_18 N_18 NCH W=2.5u L=250n MNMOS_13 Vdd c4 N_27 N_27 NCH W=2.5u L=250n MNMOS_14 Vdd s2 N_27 N_27 NCH W=2.5u L=250n MNMOS_15 Vdd s1 N_27 N_27 NCH W=2.5u L=250n MNMOS_16 Vdd N_2 N_27 N_27 NCH W=2.5u L=250n MNMOS_17 Vdd c5 N_28 N_28 NCH W=2.5u L=250n MNMOS_18 Vdd N_4 N_28 N_28 NCH W=2.5u L=250n MNMOS_19 Vdd N_3 N_28 N_28 NCH W=2.5u L=250n MNMOS_21 Vdd c6 N_33 N_33 NCH W=2.5u L=250n MNMOS_22 Vdd s2 N_33 N_33 NCH W=2.5u L=250n MNMOS_23 Vdd N_3 N_33 N_33 NCH W=2.5u L=250nMNMOS_24 Vdd sel N_33 N_33 NCH W=2.5u L=250n MNMOS_25 Vdd c7 N_38 N_38 NCH W=2.5u L=250n MNMOS_26 Vdd N_4 N_38 N_38 NCH W=2.5u L=250n MNMOS_27 Vdd s1 N_38 N_38 NCH W=2.5u L=250n MNMOS_28 Vdd sel N_38 N_38 NCH W=2.5u L=250nMNMOS_29 Vdd c8 N_23 N_23 NCH W=2.5u L=250n MNMOS_30 Vdd s2 N_23 N_23 NCH W=2.5u L=250n MNMOS_31 Vdd s1 N_23 N_23 NCH W=2.5u L=250n MNMOS_32 Vdd sel N_23 N_23 NCH W=2.5u L=250n MNMOS_33 Vdd N_27 N_48 N_48 NCH W=2.5u L=250n MNMOS_34 Vdd N_18 N_48 N_48 NCH W=2.5u L=250n MNMOS_35 Vdd N_13 N_48 N_48 NCH W=2.5u L=250nMNMOS_36 Vdd N_1 N_48 N_48 NCH W=2.5u L=250n MNMOS_37 Vdd N_23 N_54 N_54 NCH W=2.5u L=250n MNMOS_38 Vdd N_38 N_53 N_53 NCH W=2.5u L=250n MNMOS_39 Vdd N_33 N_53 N_53 NCH W=2.5u L=250n MNMOS_40 Vdd N_28 N_53 N_53 NCH W=2.5u L=250n MPMOS_40 N_51 N_28 N_52 N_51 PCH W=2.5u L=250n MPMOS_10 N_14 N_4 N_15 N_14 PCH W=2.5u L=250n MPMOS_11 N_15 s1 N_16 N_15 PCH W=2.5u L=250n MPMOS_12 N_16 N_2 N_17 N_16 PCH W=2.5u L=250n MPMOS_13 Gnd c4 N_19 Gnd PCH W=2.5u L=250n MPMOS_14 N_19 s2 N_20 N_19 PCH W=2.5u L=250n MPMOS_15 N_20 s1 N_21 N_20 PCH W=2.5u L=250n MPMOS_16 N_21 N_2 N_22 N_21 PCH W=2.5u L=250n MPMOS_17 Gnd c5 N_24 Gnd PCH W=2.5u L=250n MPMOS_18 N_24 N_4 N_25 N_24 PCH W=2.5u L=250n MPMOS_19 N_25 N_3 N_26 N_25 PCH W=2.5u L=250n MPMOS_20 N_26 sel N_32 N_26 PCH W=2.5u L=250n MPMOS_21 Gnd c6 N_29 Gnd PCH W=2.5u L=250n MPMOS_22 N_29 s2 N_30 N_29 PCH W=2.5u L=250n MPMOS_23 N_30 N_3 N_31 N_30 PCH W=2.5u L=250n MPMOS_24 N_31 sel N_37 N_31 PCH W=2.5u L=250n MPMOS_25 Gnd c7 N_34 Gnd PCH W=2.5u L=250n MPMOS_26 N_34 N_4 N_35 N_34 PCH W=2.5u L=250n MPMOS_27 N_35 s1 N_36 N_35 PCH W=2.5u L=250n MPMOS_28 N_36 sel N_42 N_36 PCH W=2.5u L=250n MPMOS_29 Gnd c8 N_39 Gnd PCH W=2.5u L=250n MPMOS_30 N_39 s2 N_40 N_39 PCH W=2.5u L=250n MPMOS_31 N_40 s1 N_41 N_40 PCH W=2.5u L=250n MPMOS_1 N_5 N_2 N_6 N_5 PCH W=2.5u L=250n MPMOS_32 N_41 sel N_43 N_41 PCH W=2.5u L=250n MPMOS_2 N_7 N_3 N_5 N_7 PCH W=2.5u L=250n MPMOS_33 Gnd N_27 N_44 Gnd PCH W=2.5u L=250n MPMOS_3 N_8 N_4 N_7 N_8 PCH W=2.5u L=250n MPMOS_34 N_44 N_18 N_45 N_44 PCH W=2.5u L=250n MPMOS_4 Gnd c1 N_8 Gnd PCH W=2.5u L=250n MPMOS_35 N_45 N_13 N_46 N_45 PCH W=2.5u MPMOS_5 Gnd c2 N_9 Gnd PCH W=2.5u L=250n MPMOS_36 N_46 N_1 N_47 N_46 PCH W=2.5u L=250n MPMOS_6 N_9 s2 N_10 N_9 PCH W=2.5u L=250n MPMOS_37 Gnd N_23 N_49 Gnd PCH W=2.5u L=250n MPMOS_7 N_10 N_3 N_11 N_10 PCH W=2.5u L=250n MPMOS_38 N_49 N_38 N_50 N_49 PCH W=2.5u L=250n MPMOS_8 N_11 N_2 N_12 N_11 PCH W=2.5u L=250nMPMOS_39 N_50 N_33 N_51 N_50 PCH W=2.5u L=250n MPMOS_9 Gnd c3 N_14 Gnd PCH W=2.5u L=250n V2 1 0 PULSE .2 4.8 0N 0N 0N 5N 10NV3 2 0 PULSE .2 4.8 0N 0N 0N 5N 10NV4 3 0 PULSE .2 4.8 0N 0N 0N 5N 10NV5 4 0 PULSE .2 4.8 0N 0N 0N 5N 10N .measure tran tf trig v(5) val=4.5 fall=1 targ v(5) val=0.5 fall=1.measure tran tr trig v(5) val=0.5 rise=1 targ v(5) val=4.5 rise=1.measure tran tpdr trig v(1) val=2.5 rise=1 targ v(5) val=2.5 fall=1.measure tran tpdf trig v(1) val=2.5 fall=1 targ v(5) val=2.5 rise=1.measure tpd param=(tpdr+tpdf)/2 .MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END 3、电路图如下图所示 其中的四输入与非门电路图如下图所示：然后点击Avanwaves如下图所示：仿真波形如下图所示：三、仿真分析1.直流工作点分析对DC.OP分析不收敛的情况，解决方法是：删除.option语句中除acct，list，node，post之外的所有设置，采用默认设置，查找.lis文件中关于不收敛的原因；使用.nodeset和.ic语句自行设置部分工作点的偏置；DC.OP不收敛还有可能是由于model引起的，如在亚阈值区模型出现