毕业设计（论文）-相位插值型CDR设计.pdf

第I页目录目录摘要.iABSTRACT.ii第一章绪论.11.1课题研究背景.11.2国内外研究现状.21.3课题的研究内容和工作.41.4论文组织.5第二章CDR电路的原理分析和结构类型.62.1CDR电路的工作原理.62.2CDR电路的性能衡量指标.62.2.1抖动的产生、传输及抖动容限.62.2.2眼图.82.2.3误码率.92.3CDR电路的基本结构类型.92.3.1基于锁相环型CDR电路.102.3.2基于延迟锁相环型CDR电路.112.3.3基于相位选择相位插值型CDR电路.112.4本章小结.12第三章CDR电路设计与模块级前仿真.133.1结构选择.133.2CDR电路整体设计.133.2.1设计指标说明.133.2.2系统结构.143.3模块级电路设计与前仿真.153.3.1基于8相位插值电路.153.3.2时钟占空比调节环路.213.3.3高速采样电路.243.3.4串并转换和模式转换.28第II页3.3.5二阶数字滤波器.333.4本章小节.38第四章版图设计与模块级后仿真.394.1版图设计流程和注意事项.394.1.1版图设计流程.394.1.2版图设计注意事项.404.2模块级版图实现与后仿真.434.2.1相位插值模块版图设计与后仿真.434.2.2时钟占空比调节模块版图设计与后仿真.454.2.3高速采样模块版图设计与后仿真.474.2.4串并转换和模式转换模块版图设计.484.2.5二阶数字滤波器模块版图设计.494.3CDR整体版图布局.504.4本章小结.51第五章整体仿真与性能分析.525.1整体前仿真与后仿真.525.2仿真总结与性能分析.63第六章总结与展望.656.1论文总结.656.2CDR进一步研究工作展望.66致谢.67参考文献.68作者在学期间取得的学术成果.70第III页表目录表3.1CDR工作模式表.14表3.2串并转换电路输出数据表.31表3.3数字滤波器时序仿真结果表.36表5.1不同速率下CDR数据恢复抖动.64第IV页图目录图1.1典型SerDes的结构框图.2图2.1CDR电路的功能框图.6图2.2时钟抖动示意图.7图2.3抖动类型.7图2.4抖动传输.8图2.5抖动容限.8图2.6眼图.9图2.7基于PLL型的无参考时钟CDR电路框图.9图2.8盲过采样型CDR电路框图.10图2.9基于PLL型的有参考时钟CDR电路框图.11图2.10基于DLL型的CDR电路框图.11图2.11基于PSPI型的CDR电路框图.12图3.1CDR电路总体框图.14图3.2PI电路的插值象限.16图3.3PI电路的框图.17图3.4相位选择电路.18图3.5相位插值电路.18图3.6PI带宽、输出时钟仿真波形.19图3.7PIDAC仿真波形.20图3.8PI线性度、DNL、INL仿真波形.20图3.9占空比调节环路框图.21图3.10CML到CMOS电路.22图3.11CML电路带宽仿真.22图3.12占空比检测电路.23图3.13占空比调节环路仿真结果.24图3.14高速采样器框图.25图3.15半速、全速、倍速工作模式下采样时序图.26图3.16采样器电路.26图3.17采样器仿真波形.27图3.18锁存器电路.27图3.19高速采样电路仿真结果.28图3.20串并转换电路框图.29第V页图3.21数据对齐模块.29图3.22数据对齐模块仿真结果.30图3.23分接器结构框图.30图3.24分接器时序图和仿真结果.31图3.25全速、倍速工作模式下数据重组框图.32图3.26多路复用电路图.32图3.27一阶累加器.33图3.28二阶累加器.33图3.29一阶CDR简化框图.34图3.30二阶CDR简化框图.35图3.31二阶数字滤波器简化框图.35图3.32选举模块判断时钟超前与滞后原理.36图3.33二阶数字滤波器补充图.36图3.34二阶数字滤波器仿真波形.37图4.1MOS晶体管取向.41图4.2MOS晶体管共质心结构.41图4.3MOS晶体管外面设计虚拟管.41图4.4阵列化电阻叉指结构.42图4.5阵列拆分大电容及添加虚拟电容.42图4.6走线穿过器件.42图4.7深阱区域版图.43图4.8PIDAC后仿真波形.44图4.9PI线性度、DNL、INL后仿真波形.44图4.10CML2CMOS模块中CMOS和缓冲器版图.45图4.11DCC版图.45图4.12占空比调节环路后仿真波形图.46图4.13采样器和高速采样模块版图.47图4.14采样器后仿真波形.48图4.15高速采样模块后仿真结果.48图4.16串并转换模块版图.49图4.17模式转换模块版图.49图4.18二阶数字滤波器版图.50图5.1倍速模式，1.25GbsCDR仿真结果.53图5.2全速模式，2.5GbsCDR仿真结果.54第VI页图5.3全速模式，3.125GbsCDR仿真结果.55图5.4半速模式，5GbsCDR仿真结果.57图5.5半速模式，6.25GbsCDR仿真结果.58图5.6半速模式，加入频差，6.25GbsCDR仿真结果.59图5.7半速模式，加入抖动，6.25GbsCDR仿真结果.60图5.8半速模式，8GbsCDR仿真结果.62图5.9半速模式，加入频差，8GbsCDR后仿真结果.62图5.10半速模式，加入抖动，8GbsCDR后仿真结果.63第i页摘要随着信息技术日益进步，高密度计算、网络通信、密集图像处理、海量数据传输等对IO端口的带宽以及芯片间的传输速度要求越来越高。传统的并行数据传输技术因为存在码间干扰、信号偏移、各数据之间时钟偏斜等问题而逐渐被实现高速串行传输技术的Serdes(serial-deserial)取代。时钟数据恢复（ClockandDataRecovery，CDR）电路是Serdes系统中的关键模块，制约着Serdes的最高传输速率。CDR电路的作用是负责从接收到的不含时钟的串行数据流中恢复出时钟与数据。本文设计与实现了一款应用于SerdesIP核的8Gbps时钟数据恢复电路，论文的工作主要分为以下几个方面：首先，对CDR进行电路级设计，选用65nmCMOS工艺，电路结构采用PSPI组合型。CDR支持半速、全速、倍速三种工作模式，支持数据的速率为1.25、2.5、3.125、5、6.25、8Gbps，CDR环路类型是二阶，相位插值（PhaseInterpolation，PI）模块选择8相位插值结构。电路主要由相位插值、占空比调节环路、高速采样、串并转换、模式转换、二阶数字滤波器组成。其次，在CDR电路设计与前仿真通过后，对CDR进行版图设计。相位插值模块是CDR电路中最重要的模块，也属于噪声敏感电路，采用深阱工艺实现PI版图。CDR版图中模式转换模块的版图面积为200m120m，其他模块总面积为820m360m。其中深阱区域版图面积为160m260m；二阶数字滤波器的版图面积为440m360m。最后，对设计进行仿真验证与分析，CDR整体电路及版图在输入数据速率不同情况下，能够正确恢复出时钟信号和数据信号，电路的功耗为76.7mW，对CDR进行后仿真，在输入数据低于6.25Gbs时，恢复数据眼图张开大于0.88UI，在输入数据为8Gbs时，恢复数据眼图张开0.751UI。在输入数据中加入500ppm频差，CDR能够跟踪。在输入数据中加入2MHz抖动，恢复数据的确定性抖动低于0.3UI。对PI进行前仿真，PI带宽为7.6GHz，DNL的最大值为0.5，INL值为3；后仿真显示，DNL值低于1.3，INL值低于4。高速采样器在输入差模信号高于30mV时，能够正确采出数据。关键词：时钟数据恢复；相位插值；占空比调节；采样器；二阶数字滤波器；关键词：时钟数据恢复；相位插值；占空比调节；采样器；二阶数字滤波器；第ii页ABSTRACTWiththeincreasingprogressofinationtechnologyhighdensitycomputingnetworkcommunicationsdenseimageprocessingandmassdatatransmissionrequirementsofthebandwidthoftheIOportandthetransmissionspeedofthechipisgettinghigherandhigher.ThetraditionalparalleldatatransmissiontechnologyhasbeenreplacedbyhighspeedSerdestechnologybecauseoftheproblemsofintersymbolinterferencesignaloffsetandclockskewbetweendata.Clockanddatarecovery(CDR)circuitisthekeymoduleintheSerdessystemwhichrestrictsthemaximumtransmissionrateofSerdes.TheCDRcircuitisresponsibleforrecoveringtheclockanddatasignalfromthereceivedserialdatastreamthatdoesnotcontaintheclock.Thispaperdesignsandimplementsa8GbpsclockanddatarecoverycircuitwhichisappliedtotheSerdesIPcore.Theworkofthispaperisdividedintothefollowingaspects:FirstlythecircuitleveldesignofCDRiscarriedoutwhichisbasedon65nmCMOStechnologyandusingPSPIstructure.CDRsupportthreeoperatingmodesofthehalfratefullratedoublerate.Supportdatarateis1.252.53.1256.258GbpsCDRlooptypeissecondorderphaseinterpolation(PI)choose8phaseinterpolationstructure.ThemaincircuitconsistsofPIdutycycleadjustmentloophighspeedsamplingserialparallelconversionmodeconversionsecondorderdigitalfilter.SecondlyaftertheCDRcircuitdesignandthepre-simulationthelayoutdesignofCDRiscarriedout.PhaseinterpolationmoduleisthemostimportantmoduleintheCDRcircuitalsobelongtothenoisesensitivecircuitusingthedeepn-wellprocesstoachievePIlayout.Thelayoutareaofthemodeconversionmoduleis200m120mthetotalareaoftheothermodulesis820m360m.Theareaofdeepn-wellis160m260m.Theareaofthesecondorderdigitalfiltertis440m360m.Finallythesimulationandanalysisofthedesignarecarriedout.CDRcircuitandlayoutindifferentconditionsofthedataratetheclockanddatacanberecoveredcorrectly.Thepowerconsumptionofthecircuitis76.7mW.post-simulationshowswhenthedataislowerthan6.25Gbsrecoverydataeyeopeningmorethan0.88UI.Whenthedatais8Gbseyeopening0.751UI.Adding500ppmfrequencydifferenceindataCDRcantrack.Adding2MHzjitterinthedatathedeterministicjitteroftherecovereddataislessthan0.3UI.PIpre-simulationdisplaythebandwidthofPIis7.6GHzthemaximumvalueofDNLis0.5andtheINLis3PostsimulationshowsthattheDNLvalueislessthan1.3INLvalueislowerthan4.Whenthedifferentialmodesignalishigherthan30mVdatacanberestoredcorrectly.Keywords:ClockanddatarecoveryPhaseinterpolaterDuty-cyclecorrectionSamplerSecond-orderdigitalfilters第1页第一章绪论随着信息技术日益进步、集成电路行业的迅速发展，人们处理数据的能力相比前几年也有了飞跃性的进步。高密度计算、网络通信、密集图像处理、海量数据传输等对IO端口的带宽以及芯片间的传输速度要求越来越高。然而受到电路结构、传输线、封装技术及工艺尺寸的限制，IO接口电路在速度、带宽以及低功耗的进展相对较缓慢，逐渐成为集成电路高速度低功耗发展的瓶颈。传统的数据传输技术采用的是并行结构，这种结构可以传输多路数据，但同时也需要传输同步时钟信号，而且码间干扰、信号偏移、各数据之间时钟偏斜等因素制约了并行接口频率的提高和数据的远距离传输1。为了突破传统并行数据传输的瓶颈，实现高速串行传输技术的Serdes（serial-deserial）逐步取代并行传输技术。1.1课题研究背景随着集成电路产业与互联网通信技术的不断发展，对系统的数据处理能力及传输速率要求越来越高，从而促使数据通信方式发生转变，由传统的并行通信转换到串行通信。并行通信中的各个数据位是同时传输，在数据传输的同时，还需要传递同步时钟信号，用的通信线也多，成本较高，不适合远距离数据传输。当时钟频率较高时，数据并行传输容易引起信号相互干扰，且高时钟频率难以使数据的时序和时钟的时序完全同步，受布线长短的影响较大。串行通信中的数据是按照单比特有序地进行传递，节约了传输线资源，降低成本，具有较低的电磁干扰2。高速串行通信目前广泛引用于计算机、通信和消费电子等市场，应用范围广，商机巨大。但是国内集成电路的研发和生产制造与世界先进水平差距较大，发展滞后，导致国家每年需要消耗巨额费用向国外公司购买Serdes芯片。因此拥有自主可控的Serdes芯片设计是高速串行通信研究与发展的迫切需要。Serdes技术是一种主流的时分多路复用、点对点的串行通信技术3。图1.1所示是目前典型Serdes的结构框图。Serdes分为发送端（串行器）、接收端（解串器）和传输线三部分。发送端包括编码器、并串转换电路、预加重电路等。接收端主要包括均衡器、时钟数据恢复（ClockandDataRecovery，CDR）电路、串并转换电路，译码器等。其中锁相环（PhaseLockedLoop，PLL）为发送端及接收端中的CDR电路提供所需要的时钟。为了避免输入长连“0”和长连“1”的随机数据，发送端的编码器先将数据较低的并行信号进行编码，例如810bits，重新编码后的并行数据经过并第2页串转换电路转换为数据率较高的串行信号，为了补偿信道对数据的高频损失，串行信号经过预加重电路处理后再发送出去。接收端的均衡器先将接收到的数据均衡放大，再传送至时钟数据恢复电路，CDR电路负责从接收到的串行数据流中恢复出时钟信号及数据信号，从CDR电路中恢复出来的时钟信号提供给接收端的各模块使用，而数据信号经过采样、串并转换及译码后，还原成原本的并行数据发送至顶层模块。图1.1典型SerDes的结构框图目前我校承担了一款基于65nmCMOS工艺Serdes芯片的自主研发项目。自主研发Serdes芯片是为了做到自主可控，主要体现在知识产权、能力水平、安全、发展权、供应链不受制于人，具备“国产”资质，同时解决军需用品的需求和花费巨额费用购买其他厂商Serdes芯片的问题，自主研发也将为后续Serdes芯片的进一步研究建立基础。时钟数据恢复电路是Serdes中的关键模块，高性能CDR电路的实现是整个Serdes系统中的难点，它主要制约着Serdes的最高传输速率，本课题以Serdes中CDR模块展开研究与设计。1.2国内外研究现状由于Serdes技术得到广泛的应用，全球许多重要的IC公司都投入大量的人力与物力来开发应用不同场景的高速Serdes芯片。比如力科（Avago）公司在2010年推出40nmCMOS工艺的28GbpsSerdes芯片，采用了模块化和多重速率结构，运用了独特的判决反馈均衡器技术，降低了整体电路的功耗，而且该芯片的推出提高了数据在服务器、路由器和其他网络、计算和存储应用程序中的通信速度。美国德州仪器（TI）在2015年开始销售用于车载摄像头等的Serdes芯片组，该产品先由串行器IC将10bit或12bit的视频数据压缩成单道信号，利用一条差分双绞线传输，再利用解串器IC将其恢复为10bit或12bit的视频数据。美信（Maxim）公司在2010年上市影像信号传输Serdes芯片组，在串行器与解串器中分别集成预加重功能的线驱动电路和均衡电路，因为芯片组中嵌入半双工或全双工控制通道，所以无需在影像数据和图像数据的传输线之外配置传输信号控制接口，该芯片主要面向汽车导航仪装置、大屏幕显示器装置及图像传感器装置等。第3页CDR电路是Serdes高速串行通信系统中的关键模块，国外对CDR电路的研究已经比较成熟，主要体现在不同种类结构的CDR电路以及同类型结构CDR电路的性能指标的遥遥领先。虽然国内对CDR电路的研究起步比较晚，但是现在国内对CDR电路的研究也越来越多。目前CDR电路的发展趋势主要集中体现在以下几个方面：（1）高速率CDR电路设计：随着集成电路的不断发展，通信设备中关键模块的数据传输速率越来越高，计算机服务器的主频也不断增加，这意味着我们需要不断提高CDR的工作速率。目前国内的CDR电路速率多在10Gps以内，但是也有部分电路的研究已达到10Gbs以上，其中东南大学杨婧的学位论文中设计的时钟数据恢复电路能够达到12.5Gbs，采用的是半速率结构，模拟模块的最高工作频率为6.25Gbs4。而国外机构对于时钟数据恢复电路的研究已经比较成熟，在CMOS工艺下，已经实现了数据速率达40Gbs以上，其中速率在20Gbs以上的研究已经比较普片，例如LiSun和QuanPan设计的基于锁相环结构的26-28Gbs全速率时钟数据恢复电路，输入信号经过4级延迟单元链进入鉴相器（PhaseDetector，PD）与鉴频器（FrequencyDetector，FD），电路的创新点是在延迟单元中嵌入了连续时间线性均衡器（ContinuousTimeLinearEqualization，CTLE）将均衡器电路与CDR电路进行合并，既实现了均衡的功能，同时也简化了电路，降低整体电路的功耗5。JriLee和BehzadRazavi早已在2003年就设计出40Gbs的时钟数据恢复电路，采用的是0.18umCMOS工艺，由于支持数据速率较高，如果选择半速率结构，电路最高工作频率为20GHz，时钟容易发生扭曲，因此在电路中选择基于Bang-BangPD的四分之一速率结构CDR电路6。（2）低功耗CDR电路设计：目前已经生产出许多高速率的CDR商用芯片，但是受到工艺的限制，大多数CDR芯片实现成本较高，在低成本工艺下实现低功耗、高性能CDR已经成为研究的一个热点。模拟电路是在大电流、高电压条件下进行工作，功耗较大；数字电路在小电流、小电压下便可完成工