EDA彩灯控制器课程设计.doc

学生姓名XXXXX专业班级XXXX学号XXXXX题 目节日彩灯控制器课题性质工程设计课题来源自拟课题指导教师XXXX同组姓名主要内容要求控制器能控制8路彩灯按照两种节拍、三种花型循环变化。两种节拍分别为0.25秒和0.5秒。三种花型分别是：8路彩灯从左至右按次序渐亮，全亮后逆次序渐灭。从中间到两边对称地渐亮，全亮后由中间向两边逐灭从两边到中间对称地渐亮，全亮后全灭。任务要求1根据设计题目要求进行方案设计并编写相应程序代码2对编写的VHDL程序代码进行编译和仿真3总结设计内容，完成课程设计说明书 参考文献1 焦素敏.EDA课程设计指导书.郑州：河南工业大学，20082 焦素敏.EDA应用技术.北京：清华学出版社，20053 朱正伟.EDA技术及应用.北京：北京大学出版社，20054 赵富，李立军EDA技术基础.北京：北京大学出版社，20075 曹昕臣，聂春燕EDA技术实验与课程设计.北京：清华大学出版社，2007审查意见指导教师签字：XXXX教研室主任签字：张庆辉 2011年 12 月 19 日 1 设计任务及要求任务要求：1根据设计题目要求进行方案设计并编写相应程序代码 2对编写的VHDL程序代码进行编译和仿真 3总结设计内容，完成课程设计说明书 主要内容:要求控制器能控制8路彩灯按照两种节拍、三种花型循环变化。两种节拍分别为0.25秒和0.5秒。三种花型分别是：8路彩灯从左至右按次序渐亮，全亮后逆次序渐灭。从中间到两边对称地渐亮，全亮后由中间向两边逐灭从两边到中间对称地渐亮，全亮后全灭。2设计原理及总体框图 根据功能要求，可将8路彩灯控制器的输出按花形循环要求列成表格，其中。Q7-Q0是控制器输出的8路彩灯的控制信号，高电平时彩灯亮。状态标识flag是为了便于有规律地给8路输出赋值而设立的不同花形的检测信号。序号Q7Q6Q5Q4Q3Q2Q1Q0状态标识flag说明000000000000第一种花形：渐亮110000000211000000311100000411110000511111000611111100711111110811111111911111110001第一种花形：渐灭10111111001111111000121111000013111000001411000000151000000016000000001700011000010第二种花形：渐亮1800111100190111111020111111112111100111011第二种花形：渐灭2211000011231000000124000000002500011000100第三种花形：渐亮2600111100270111111028111111112900000000两种节拍的交替需要将4Hz的时钟脉冲二分频，得到一个2Hz的时钟脉冲，让这两种时钟脉冲交替控制花形循环。3 程序设计（1）彩灯控制模块LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cd IS PORT(clk:IN STD_LOGIC; jp:OUT STD_LOGIC; qq:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END cd;ARCHITECTURE behav OF cd IS CONSTANT w:INTEGER:=7; SIGNAL q:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(clk) VARIABLE flag:BIT_VECTOR(2 DOWNTO 0):=000; VARIABLE jp1:STD_LOGIC:=0; BEGIN IF clkEVENT AND clk=1 THEN IF flag=000 THEN q=1&q(w DOWNTO 1); IF q(1)=1 THEN flag:=001; END IF; ELSIF flag=001 THEN q=q(w-1 DOWNTO 0)&0; IF q(6)=0 THEN flag:=010; END IF; ELSIF flag=010 THEN q(w DOWNTO 4)=q(w-1 DOWNTO 4)&1; q(w-4 DOWNTO 0)=1&q(w-4 DOWNTO 1); IF q(1)=1 THEN flag:=011; END IF; ELSIF flag=011 THEN q(w DOWNTO 4)=q(w-1 DOWNTO 4)&0; q(w-4 DOWNTO 0)=0&q(w-4 DOWNTO 1); IF q(1)=0 THEN flag:=100; END IF; ELSIF flag=100 THEN q(w DOWNTO 4)=1&q(w DOWNTO 5); q(w-4 DOWNTO 0)=q(w-5 DOWNTO 0)&1; IF q(4)=1 THEN flag:=101; END IF; ELSIF flag=101 THEN q=00000000; jp1:=NOT jp1; flag:=000; END IF; END IF; qq=q; jp=jp1; END PROCESS;END behav;（2）二选一多路选择模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS PORT(a,b,s:IN STD_LOGIC; y:OUT STD_LOGIC);END mux21;ARCHITECTURE ar OF mux21 ISBEGIN PROCESS(a,b,s) BEGIN IF s=0 THEN y=a; ELSE y=b; END IF; END PROCESS;END ar;（3）二分频模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fen2 IS PORT(clk:IN STD_LOGIC; clkk:OUT STD_LOGIC);END fen2;ARCHITECTURE behav OF fen2 ISBEGIN PROCESS(clk) VARIABLE clkk1:STD_LO