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基于EDA和单片机技术的逻辑分析仪设计课件,基于,EDA,单片机,技术,逻辑,分析,设计,课件
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修改稿稿件编号:42982基于单片机和EDA技术的逻辑分析仪设计夏新恩1 洪远泉2(1.韶关学院计算机科学系，广东韶关512005；2.韶关学院实验中心)摘要：本设计采用单片机控制8路逻辑信号电平采集；采用EDA技术设计的CPLD芯片处理逻辑信号，控制点阵扫描和分析结果在示波器上显示；单片机和CPLD间采用中断方式交换数据。该设计具有1、3级触发方式，触发字位置和浮动时标线显示等功能,以及友好操作界面和波形稳定显示等特点，并拓宽示波器使用功能。关键字：点阵扫描控制；逻辑分析；CPLD；VHDL编程The design of the logical analysis apparatus of one-chip microcomputer and the EDAs technology baseding onXia Xinen1 , Hong yuanquan2(1.Dept. of Computer Science and Technology, Guangdong Shaoguan University , Shaoguan 5120052.The experiment center, Guangdong Shaoguan University )【Abstract】This design uses the one-chip microcomputer to be controlled gathering of logical signal levels of 8 tunnels, Use CPLDs chip of EDAs technical design to the logic signal processing and Control scanning to the lattice signal and The result of display analysis on the oscillograph , Use the interrupt mode exchange data between one-chip microcomputer and CPLD. this design has 1 and 3 grade of method of activation , trigger word seat display and time to be marked thread display etc. merit ability，As well as friendly operation interface and waveform stabilization what shows etc. characteristic , And widen the oscillograph use merit ability .【Key words】The lattice scanning control; The logical analysis; CPLD; VHDLs programming1 引言 逻辑分析仪是数字电路调试和信号分析中不可缺少的工具。本设计参照“2003年全国大学生电子设计竞赛”的题目，用双踪信号示波器作为逻辑分析结果显示设备；用单片机控制逻辑信号采集和逻辑分析仪的各项功能操作；用EDA（电子设计自动化）技术设计的CPLD（复杂可编程逻辑器件）芯片处理逻辑信号，控制逻辑分析结果波形的点阵扫描；达到一般逻辑分析仪应有的功能和指标1。本设计的逻辑分析仪特点是性能稳定、成本低，并拓宽了示波器使用功能。2 总体结构及各硬件设计逻辑信号分析的总体结构如图1所示；其中逻辑分析仪由8路逻辑信号检测电路、单片机系统和CPLD点阵扫描控制电路构成。逻辑分析仪能接受8路逻辑信号(D7D0)和位传送时钟信号(B-CLK)；其接受的逻辑信号形式如图2所示。逻辑分析仪各部分解释如下：2.1 逻辑信号检测8路逻辑信号检测部分由8选1采样模拟开关（CD4051）和模数转换器ADC（MAX7820）组成，如图3所示。为了适应较宽范围（0.254V）逻辑信号门限电压（逻辑1的电压）的输入，对逻辑信号电平采用模拟信号采样，当AD转换获得逻辑信号电平的数字量（A/D-DATA）大于门限电压对应的数字量时，确定为逻辑1。由于分时检测8路逻辑信号（D7D0），要求采样开关速度和AD转换速度要远远大于逻辑信号位传送速度；当位传送时钟信号到来时，才能保证8路逻辑信号每1路采样点在靠近位的中间位置，从而得到可靠的电平数字量。本设计的CD4051从地址选通（CH-SELECT）到数据输出时间约500ns，MAX7820转换一路信号所需的时间约3ns，采集处理8路逻辑信号各位（1个字节）所需时间约5us。若8路逻辑信号每位采样点在位中间的三分之一区，则逻辑信号的位宽约为15us，因此本设计的逻辑分析仪可对66kHz以下波特率的8路信号进行逻辑分析。2.3 单片机系统单片机系统2由单片机（AT89C51）、点阵液晶显示模块和44键盘三部分组成，其示意图见图1的“单片机系统”部分。单片机的P0口在不同的时间段分别用于显示数据输出，逻辑信号采样数据输入，采样字节输出的数据传送；P1、P3口用于逻辑信号检测（见图3引脚标注）、CPLD点阵扫描控制（见图4引脚标注）和液晶显示模块的操作控制；P2口用于44键盘扫描及按键信息接受。单片机系统的键盘和显示部分用于完成1、3级触发方式，1级、3级触发字，16级门限电压选择，数据采集区的前、中、后显示页面（16字节）选择，时间线位置等参数的设定和显示，以及相关功能操作。2.4 CPLD点阵扫描控制CPLD点阵扫描控制部分由可编程逻辑阵列（CPLD）、数模转换器（DAC）和X、Y、Z轴扫描信号放大电路组成，并在CPLD控制下工作；其电路如图4所示。CPLD向通过输出中断CPLD-INT请求（单片机的INT0）从单片机系统获得采样字节；对每个采样字节按顺序进行8路逻辑信号位波形（或时标线）的点阵扫描的信息处理，并控制数模转换（DAC）、信号放大、信号扫描显示和回扫信号消隐处理。在处理一个页面（1/3数据区）16个采样字节后，重复处理过程。CPLD内部由计数器链（2分频器，点、位、字节计数器）、数据接收器、X轴位边界定位器、加法器、Y轴定位输出器、2选1多路器、消隐控制器等部分组成，如图5所示。CPLD外部引脚CLK(CPLD-CLK)、EN(使能)、TR(信息类型控制)、DI70 (CPLD-DATA)、CP(锁存)、-INT(CPLD-INT)分别连逻辑分析仪单片机的ALE、P1.7、P3.1、P007、P3.0、P3.2引脚（见图4的引脚标注）；-WR、A0(通道选择)、DO70分别连DAC的-WR、A0、D70引脚；Zout连信号放大器的Z轴输入端。CPLD工作原理说明如下：开机后，CPLD内部复位，EN=0，CPLD处于保持状态。1数据传送首先设置EN=0，CPLD处于保持；然后，CP的上升沿，将外部数据送入数据接收器；设置TR=0，传送8路信号采样字节；TR=1，传送触发字或时标线位置的4位编码（给出16个位置信息）。传送数据后，设置EN=1，CPLD工作。2逻辑信号扫描在EN=1,TR=0前提下，外部时钟CLK的上升沿驱动计数器链工作。字节计数器（采样字节计数）值ByteC经过X轴位边界定位器处理后的值X1（X1=ByteC*10H）与点计数器（位内点计数）值Xc再经过加法器处理，产生当前扫描点X轴数字量X=X1+Xc=ByteC*10H+Xc。位计数器（采样字节各位计数）值BitC和数据接收器（存放采样字节）值DI70经过轴定位输出器处理，产生当前扫描点轴数字量的Y有两种：当DIBitC=0，Y=0E0H-(BitC*20H)+05H；当DIBitC=1，Y=0E0H-(BitC*20H)+15H。在A0正(A0=1)、负(A0=0)状态对2选1多路器的驱动下，分时将Y、X送到DO70总线上；以此同时，在两个-WR(-CLK)的上升沿（A0正、负半个周期的中间）驱动下，将送到DO70总线上的Y和X分别写入数模转换器DAC的两个通道。位计数器值BitC=7时，表示一个采样字节处理完，CPLD发出传送下一个字节的中断请求-INT。逻辑分析仪单片机收到中断请求后，进行一次数据传送处理。3触发字和时间线位置扫描在EN=1前提下，TR=1将数据接收器DI3（位置信息）送入字节计数器，并控制点计数器值Xc=0，经过X轴位边界定位器和加法器处理后，产生扫描点X轴数字量X=X1+Xc=DI3*10H+0；同时TR=1控制Y轴定位输出器的值Y按计数方式工作，在CLK1驱动下，输出Y=000FFH的计数值，在示波器屏上显示竖线，表示触发字或时间线位置。当Y=0FFH时，表示位置信息扫描完毕，发出传送下一个字节的中断请求信号。4消隐处理在Xc=0FH，即开始下1路时钟位各点扫描时，点计数器输出Z1=1；在BitC=7，即开始8路信号下一组各时钟位(下一个采样字节)扫描时，Y轴定位输出器输出Z2=1；在Y=OFFH，即触发字和时间线位置扫描结束时，Y轴定位输出器输出Z2=1；在A0=1时，为了消除当前传送的Y轴数字量与前一次X轴数字量产生的干扰扫描点，2分频器输出的A0使Z3=1；Z1、Z2、Z3信号经过消隐控制器（或非门电路）处理，使Zout为低电平，经反相放大器处理后，向示波器Z轴输出+12V电压，以消除回扫线和干扰点。双踪信号示波器调整到X-Y工作方式，探头Y1为X轴输入，探头Y2为Y轴输入，显像管电子枪控制端为Z轴输入。CPLD输出的X、Y轴数字量X、Y经过数模转换和放大处理后，产生示波器X、Y轴扫描的模拟信号，在示波器屏上显示8路逻辑信号。CPLD输出的Zout信号经放大后，控制示波器的Z轴，以消隐回扫线和干扰点，使8路逻辑信号更清晰的显示。3 软件设计软件设计部分有逻辑信号检测及数据采集处理、键盘显示扫描处理、采样字节输出处理和CPLD内部结构设计VHDL（硬件描述语言）编程四部分。本文主要介绍逻辑信号检测及数据采集处理和CPLD结构设计VHDL编程部分。3.1 逻辑信号检测及数据采集处理逻辑信号检测及数据采集处理是通过单片机的INT1中断服务程序来完成。其中1级触发字逻辑信号检测中断服务程序和数据采集处理子程序流程如图6、图7所示。当各项参数设定后，按“确认键”保存参数，并打开逻辑信号检测中断（INT1），关闭采样字节输出中断（INT0）。每次逻辑信号发生器的位传送时钟(B-CLK)触发一次逻辑信号检测中断服务程序的执行，每次服务程序执行要进行8次路选和8次AD转换启动，并分别检测转换结束状态和读取转换结果。每次逻辑信号检测中断服务，要调用8路逻辑信号数据采集处理子程序，将8路信号状态转换成1个采样字节，并存入采样数据区。当数据区存满后，关闭逻辑信号检测中断，打开采样字节输出中断，等待CPLD输出中断请求(CLPD-INT)。CPLD点阵扫描控制电路在每次输出8路1位信号波形后，向单片机系统发出采样字节输出中断；对每次采样字节输出中断的服务，单片机要对CPLD进行一次采样字节输出及写操作控制。输出的采样字节有波形数据、触发字和时标线位置三种数据类型。3.2 CPLD结构设计的VHDL编程CPLD内部结构各部分设计采用硬件描述语言VHDL编程来实现3。由于篇幅所限，仅给出部分设计的编程及解释说明。1点计数器设计的编程if TR=0 then - TR=0时，逻辑信号时钟位的扫描点计数。 if f=0 then - f为回扫时钟插入标志位，f=0时，正常的点计数扫描。 Xc=Xc+1; - 点计数增1。 else Xc=Xc; - f=1时，Xc保持1个时钟时间。 end if; if Xc=1111 then f=1; - 计完1个时钟位16个点后，f置1控制插入一个回扫时钟 BitC=BitC+1; - 采样字节的位计数增1 Z1=1; - 控制下一时钟周期不显示 else f=0; - 控制正常计数 Z1=0; - 控制正常显示 end if;else - TR=1时，触发字和时标线位置扫描 Xc=0000; - 点计数器值Xc 置0end if; 程序中的“Xc=Xc+1”语句仅为点计数器增1作准备，只有下一个时钟到来后，才计数增1变化；因此，对后边的“if Xc=1111 then”语句，判断到Xc=1111时，已经为点计数器Xc变成0做好了准备。程序中的“-”为注释标志。2Y轴定位输出器设计的编程if TR=0 then - TR=0逻辑信号扫描，由位计数器值和数据接收器值确定Y值if BitC=000 then 第1路逻辑信号，对应字节内的最高位，示波器上端if DI(7)=0 then Y=11100101; - DI(7)=0,Y=E5Helse Y=11110101; - DI(7)=1,Y=F5Hend if;elsif BitC=001 then - 第二路if DI(6)=0 then Y=11000101; - DI(6)=0,Y=C5Helse Y=11010101; - DI(6)=1,Y=D5Hend if;elsif BitC=010 then - 第三路if DI(5)=0then Y=10100101; - DI(5)=0,Y=A5Helse Y=10110101; - DI(5)=1,Y=B5Hend if;elsif BitC=011 then - 第四路if DI(4)=0then Y=10000101; - DI(4)=0,Y=85Helse Y=10010101; - DI(4)=1,Y=95Hend if;elsif BitC=100 then - 第五路if DI(3)=0 then Y=01100101; - DI(3)=0,Y=65Helse Y=01110101; - DI(3)=1,Y=75Hend if;elsif BitC=101 then - 第六路if DI(2)=0 then Y=01000101; - DI(2)=0,Y=45Helse Y=01010101; - DI(2)=1,Y=55Hend if;elsif BitC=110 then - 第七路if DI(1)=0 then Y=00100101; - DI(1)=0,Y=25Helse Y=00110101; - DI(1)=1,Y=35Hend if;elsif BitC=111 then - 第八路if DI(0)=0 then Y=00000101; - DI(0)=0,Y=05Helse Y=00010101; - DI(0)=1,Y=15Hend if;end if;else - TR=1触发字和时标线位置扫描，Y轴定位输出器按计数方式工作if Y11111111 then - Y11111111时，计数增1，从下到上扫描位置线Y=Y+1;Z2=0; - Z2=0，正常显示else - Y=11111111时，消隐控制，发出中断申请Z2=1, INT=0;end if;end if;4 结束语本设计将单片机和EDA技术结合起来，简化了硬件结构，工作性能稳定，经过应用测试，达到了逻辑分析仪应有的功能要求。通过本设计，笔者认为，运用EDA技术设计电路，设计者可专注于电路的行为和功能，而不必考虑电路如何实现及电路布线，并且可通过计算机进行设计效果的模拟和修改，为设计者提供了更广阔的设计空间。用单片机和EDA技术开发的电子产品，在功能、性能指标和开发效率等方面比传统的方法有明显的提高，而且成本降低。参考文献：1顾乃级,孙续. 逻辑分析仪原理与应用M. 北京:人民邮电出版社,1973. 2李华，MCS-51系列单片机实用接口技术M. 北京:北京航空航天大学出版社,1993. 3潘松,黄继业. EDA技术实用教程M. 北京:科学出版社,2002.作者简介：夏新恩（1954-），男，河南开封人，韶关学院计算机系副教授，主要从事计算机应用研究。 洪远泉（1979-），男，广东梅州人，韶关学院实验中心助理试验员。联 系：E-mail: ；电话:0751-8222236(宅)，13922590486(手)广东韶关学院韩家山校区30栋401号 夏新恩(收) 邮政编码：5120236索引,新器件的应用CyclonebyAlteraC8051FxxxbySiliconLabs.可能存在的问题及解决方案,新器件的应用,新器件应用的必要性集成性对学生的影响,Cyclone-背景知识,FPGA和CPLD工艺的不同结构的不同性能的不同电子设计竞赛中的取舍,Cyclone-简介,工艺：0.13um，All-LayerCopper简化的Stratix规模：最大20,060LEs市场定位：消费类,Cyclone-规模,规模,Cyclone-特性,其他特性配置芯片（EPCSxx）较便宜PHY：LVCMOS、LVTTL、SSTL-2、SSTL-3、PCI-33/66、LVDSPLLs支持SDR-SDRAM、DDR-SDRAM、FCRAM等先进的存储器接口,Cyclone-封装,封装,Cyclone-对比,Cyclone和FLEX、ACEX的对比价格逻辑规模嵌入存储器规模封装Cyclone和Spartan3的对比电源软件,Cyclone-LAB,LogicArrayBlocks10LEs/LAB,Cyclone-LE,LogicElements,Cyclone-Memory,M4KRAMBlocks4,608RAMbits200MHzPerformanceTrueDual-portShiftRegisterTrue/SingleDPRAM、FIFO、ROM、SPRAMMixClockMode,Cyclone-GlobalClock,GlobalClockNetwork4ClockPins，8DualPurposeClockPinsPLLs,Cyclone-PLL,PLLClock：m/(nxpost-scalecounter)Phaseshift：Downto156psincrementClockIO：Differential/single-ended,Cyclone-I/O,I/OStandards:LVTTL、LVCMOS、PCI、LVDS、SSTL-2、SSTL-3、DifferentialSSTL-2驱动强度控制弱上拉电阻斜率控制可编程上拉电阻RAM接口,Cyclone-软件,QuartusbyAltera,Cyclone-软件,实用功能SignalTapIISOPCBuilderNiosIIProcessor总结,C8051-背景,MCS-51单片机基本结构：CISC，8bit，Harvard性能：12Clock/InstructionCycle生命力MCS51的改进与发展：SoCATMELWinbond,C8051-特点,创新设计的C8051系列单片机PipelinedCIP-51Core25100MIPS8128KBFlashROM256B8KBRAMJTAG外设：ADC、DAC、TempSensor、UART、SPI、SMBus、PCA、WDT、POR、USB、Comparator,C8051-结构,C8051-Core,完全兼容MCS-51基于流水线22个中断源、7个复位源、多种时钟源,C8051-JTAG调试,JTAGBST/调试,C8051-交叉开关,推挽输出/OD输出/弱上拉交叉开关-众多外设的解决方案,C8051-PCA,PCA-可编程计数器阵列捕捉/比较器：边沿触发、软件定时器、高速输出、频率输出、8/16位PWM,C8051-串口,2个增强型UART帧错误检测硬件地址识别SPISMBus,C8051-ADC,8路、10/12位、100KSa/sSARADCPGATemperatureSensorInternal/ExternalVoltageReference硬件窗口比较器8路、8位、500KSa/sSARADCPGAInternal/ExternalVoltageReference,C8051-DAC,2个12位DAC电压输出2个比较器沿中断可编程回差电压可编程,C8051-其他外设,16x16bitMACWDT、PORUSB2.0（FullSpeed）withtransceverCAN2.0B16/24bitADC,C8051-封装,多种封装形式可供选则TQFP-48/64/100LQFP-32QFN-11/20/28/,问题与解决,新器件应用所带来的问题封装软件/工具解决方案,索引,电子设计竞赛题目要求背景知识题目分析PartAPartB硬件实现PartAPartB框图电平转换器触发机,索引,逻辑存储器主控制器DAC、系统监测和电源软件实现系统评估总结提问、答疑,题目要求,制作数字信号发生器产生8路可预置的循环移位逻辑信号序列，输出信号为TTL电平，序列时钟频率为100Hz制作简易逻辑分析仪采集8路，可设置单级触发字。利用模拟示波器显示波形和触发点位置。输入阻抗大于50k，门限电压可在0.254V范围内按16级变化每通道的存储深度为20bit。,返回,题目要求,提高要求在示波器上显示可移动的时间标志线，并显示所对应时刻的逻辑状态具备3级逻辑状态分析触发功能触发位置可调其它（如增加存储深度后分页显示等）,返回,背景知识,逻辑分析仪的功能逻辑分析仪和示波器的区别模拟/数字通道数触发结果处理应用场合,返回,题目分析,数字信号发生器,返回,硬件实现,MCU：AT89C2051输出数据：8data+1clock,返回,题目分析,模拟示波器附加的逻辑记录仪,返回,硬件实现-整机框图,返回,硬件实现-电平转换器,作用题目相关要求Ri50kVgate=0.254V，16级变化,返回,硬件实现-电平转换器,可行方案：模拟比较器+DAC比较器选型：LM393响应时间：1.3us偏置电流：-25nADAC选型：无特殊要求LTC1446、TLC7528、DAC0832,返回,硬件实现-电平转换器,原理图,返回,硬件实现-触发,逻辑分析仪中的触发机基于字比较的触发方式,InputWord：,TriggerWord：,EQU?=1,返回,硬件实现-触发,触发机的逻辑实现,返回,硬件实现-触发,多级触发：原理与应用,返回,硬件实现-触发,多级触发：FSM,返回,硬件实现-逻辑存储器,逻辑存储器的作用容量需求：8Channel，8bit20Bytes速度需求：10MSa/s50nsAccessTimeFPGA片内RAMBlock,返回,硬件实现-主控制器,主控制器的功能（1）逻辑采集控制控制逻辑采集的开始与结束实现预触发读出控制读出多路逻辑采集信息送入DAC实现逻辑波形显示。X轴扫描显示触发点位置和标志线、Z轴消隐,返回,硬件实现-主控制器,主控制器的功能（2）人机接口控制键盘扫描、译码和功能解析控制其他显示器或指示灯（可选）前端控制门限电压控制,返回,硬件实现-主控制器,功能分工MCUorPLD？速度和灵活性解决方案1：MCU+PLDPLD实现逻辑控制和读出控制MCU实现人机接口Positive&Negative解决方案2：PLDPLD实现所有功能Positive&Negative,返回,硬件实现-主控制器,采样控制器FSM,返回,硬件实现-主控制器,读出控制器：示例,返回,硬件实现-主控制器,读出控制器：FSM,返回,硬件实现-主控制器,读出控制器：标尺的实现（1）,返回,硬件实现-主控制器,读出控制器：标尺的实现（2）,返回,硬件实现-主控制器,读出控制器：标尺的实现（3）回扫消隐,返回,硬件实现-主控制器,主控制器：FSM,返回,硬件实现-主控制器,键盘扫描、译码键盘指令解析门限点压选择、触发点位置、波形移动触发字设置、触发方式设置、标尺设置开始/停止其他显示器的控制LEDLCDMatrix前端控制,返回,硬件实现-主控制器,芯片选择PerformancePricePackageAlteraCyclone：EP1C32910LEs，6.5Kx9M4KRAM，1PLLXilinxSpartan3：XC3S501728LCs，72KbRAM，2DCMs,返回,硬件实现-DAC,DAC的作用DAC的性能要求无明显闪烁垂直256dot水平200dot速度和分辨率100fpsx200dotx8=160K，6.25us256dot8bit,返回,硬件实现-DAC,DAC选型PerformancePricePackageAD7528/TLC75282Channel8bitSettlingTime：100ns,返回,硬件实现-系统监控,功能选型：X5045WDTPOREEPROMWDT的使用,返回,硬件实现-电源,整机电源需求+5V：Analog，ADC，DAC-5V：Analog+3.3V：FPGA+1.5V：FPGA电源供应器开关电源/线性电源？LM2575，LT1117，LM317,返回,软件实现,“软件”的概念软件功能模块主循环键盘管理键盘指令解析与执行LCD驱动上位机通信,返回,软件实现,键盘中断扫描键盘译码根据指令改变相应寄存器并写入FPGA串口中断上位机通信,返回,系统评估,系统测试,返回,系统评估,测试指标波形显示效果/是否正确更改逻辑门限电平是否有效单触发字/三触发字测试存储容量和波形移动是否正确标尺位置及读出是否正确,返回,总结,电路简洁：总共使用10片ICEP1C3+EPCS1各一片LM393四片TLC7528一片LM317两片X5045一片性能完全达到要求且留有大量余地,返回,总结,扩展升级采样速率的提高存储深度的提高显示方式的改进触发的改进Dump上位机数据传输/反编译,返回,Timeline,8:0040分题目解析-数字示波器（Part1）8:4010分休息8:5020分题目解析-数字示波器（Part2）9:1020分题目解析-数字示波器（研讨）9:3010分休息9:4035分题目解析-逻辑分析仪10:1510分题目解析-逻辑分析仪（研讨）10:2510分休息10:3535分新器件的应用11:1010分新器件的应用（研讨）,索引,电子设计竞赛题目要求背景知识题目分析硬件实现整机框图模拟前端ADC触发波形存储器,索引,主控制器DAC系统监控电源软件实现系统评估总结,题目要求,设计一简易数字存储示波器基本要求信号频率：DC50KHz，Ri100K垂直：32级/div，水平20点/div，屏幕面积810div2垂直灵敏度：0.1V/div，1V/div，误差5%水平扫速：0.2s/div，0.2ms/div，20s/div误差5%；单次、扩展、内触发、上升沿、电平可调显示波形无明显失真,返回,题目要求,提高要求连续触发存储方式，并有“锁存”功能；双踪显示；水平移动扩展一倍；垂直灵敏度0.01V/div，低输入噪声电压。,返回,背景知识,第一代示波器模拟实时示波器,返回,背景知识,第二代示波器数字存储示波器,返回,背景知识,第三代示波器数字荧光示波器,返回,题目分析,模拟示波器附加的数字采样器,返回,硬件实现-整机框图,返回,硬件实现-模拟前端,作用题目相关要求模拟带宽：50KHz输入阻抗：100K垂直灵敏度：0.01V/div1V/div屏幕刻度：8div,返回,硬件实现-模拟前端,模拟前端的一般设计,衰减器耦合选择器阻抗转换器放大器抗混滤波器,返回,硬件实现-模拟前端,最大输入电压：1V/divx8div=8Vp-p=4V6V以上电源时：可不用衰减器5V或3.3V时：必须使用衰减器无需耦合选择器,返回,硬件实现-模拟前端,阻抗转换器：输入阻抗匹配最大输入电压：4V/2V增益带宽积：50KHzx1=50KHz输入阻抗：100K常用阻抗转换电路：FETOperationalAmplifier,返回,硬件实现-模拟前端,运放选型PerformancePricePackage最终选择：LF353,返回,硬件实现-模拟前端,原理图,返回,硬件实现-模拟前端,放大器：提供增益输出电压：02V增益带宽积：50KHzx(2V/0.04V)=2.5MHz可变增益：0.5、5、50运放选择：LF353AD8032,返回,硬件实现-模拟前端,关于同相/反相和输入匹配关于开关与开关位置关于可调电阻关于阻抗匹配,返回,硬件实现-模拟前端,抗混滤波器：除去混叠,返回,硬件实现-模拟前端,抗混滤波器：技术指标中心频率：50KHz带宽要求：40dB500KHz平坦度要求：尽量平坦抗混滤波器：选择24阶Butterworth滤波器中心频率：50KHz,返回,硬件实现-模拟前端,原理图,返回,硬件实现-模拟前端,电平移位电路输入：1V输出：02V基准点压：2V模拟前端总结,返回,硬件实现-ADC,采样率：20usperdiv20dotperdiv1sampleperdot最高采样率：1MSa/s,返回,硬件实现-ADC,分辨率：8div32dotperdiv最高分辨率：256dot，8bit模拟带宽：50KHz,返回,硬件实现-ADC,ADC选型PerformancePricePackage最终选择：TLC5510,返回,硬件实现-ADC,TLC5510,返回,硬件实现-触发,触发机的作用示波器中的触发类型触发机的实现方式
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