潘松黄继业版《EDA技术实用教程》习题答案全集.pdf

EDAEDA 技术实用教程技术实用教程 潘松 黄继业 第一章第一章 1-11-11-11-1EDAEDAEDAEDA 技术与技术与 ASICASICASICASIC设计和设计和 FPGAFPGAFPGAFPGA 开发有什么关系开发有什么关系? ? ? ? 答：答：利用利用 EDAEDA 技术技术进行进行电子系统设计电子系统设计的最后目标是完成的最后目标是完成专用集成电路专用集成电路 ASICASIC 的设计和实现的设计和实现；FPGAFPGA 和和 CPLDCPLD 是实是实 现这一途径的现这一途径的主流器件主流器件。FPGAFPGA 和和 CPLDCPLD 通常也被称为通常也被称为可编程专用可编程专用 ICIC，或，或可编程可编程 ASICASIC。FPGAFPGA 和和 CPLDCPLD 的应用是的应用是 EDEDA A 技术有机融合技术有机融合软硬件电子设计技术、软硬件电子设计技术、SoCSoC（片上系统）（片上系统）和和 ASICASIC 设计，以及对自动设计与自动实现最典型的诠释。设计，以及对自动设计与自动实现最典型的诠释。 1-21-21-21-2与软件描述语言相比，与软件描述语言相比，VHDLVHDLVHDLVHDL 有什么特点有什么特点? ? ? ? 答答：编译器将软件程序翻译成基于某种特定编译器将软件程序翻译成基于某种特定 CPUCPU 的机器代码的机器代码，这种代码仅限于这种这种代码仅限于这种 CPUCPU 而不能移植而不能移植，并且机器并且机器 代码不代表硬件结构，更不能改变代码不代表硬件结构，更不能改变 CPUCPU 的硬件结构，只的硬件结构，只能被动地为其特定的硬件电路结构所利用。能被动地为其特定的硬件电路结构所利用。综合器综合器将将 VHDVHDL L 程序转化程序转化的的目标是底目标是底层的电路结构层的电路结构网表文件网表文件，这种满足，这种满足 VHDLVHDL 设计程序功能描述的电路结构，不依赖于任何特定硬设计程序功能描述的电路结构，不依赖于任何特定硬 件环境；具有相对独立性。综合器在将件环境；具有相对独立性。综合器在将 VHDLVHDL( (硬件描述语言硬件描述语言) )表达的电路功能转化成具体的电路结构网表过程中，表达的电路功能转化成具体的电路结构网表过程中， 具有明显的具有明显的能动性和创造性能动性和创造性，它不是机械的一一对应式的，它不是机械的一一对应式的“翻译翻译” ，而是根据设计库、工艺库以及预先设置的各类，而是根据设计库、工艺库以及预先设置的各类 约束条件，选择最优的方式完成电路结构的设计。约束条件，选择最优的方式完成电路结构的设计。 l-3l-3l-3l-3什么是综合什么是综合? ? ? ?有哪些类型有哪些类型? ? ? ?综合在电子设计自动化中的地位是什么综合在电子设计自动化中的地位是什么? ? ? ? 什么是综合什么是综合? ? ? ? 答答： 在电子设计领域中综合的概念可以表示为在电子设计领域中综合的概念可以表示为：将将用行为和功能层次表达的电子系统用行为和功能层次表达的电子系统转换为转换为低层低层 次次的便于的便于具体实现的模块组合装配具体实现的模块组合装配的过程。的过程。 有哪些类型有哪些类型? ? ? ? 答：答：(1)(1)从自然语言转换到从自然语言转换到 VHDLVHDL 语言算法表示，即语言算法表示，即自然语言综合自然语言综合。(2)(2)从算法表示转换到寄存器从算法表示转换到寄存器 传输级传输级(RegisterTransport(RegisterTransport LevelLevel，RTL)RTL)，即从行为，即从行为域到结构域的综合，即域到结构域的综合，即行为综合行为综合。(3)(3)从从 RTLRTL 级表示转换到逻级表示转换到逻 辑门辑门( (包括触发器包括触发器) )的表示，即的表示，即逻辑综合逻辑综合。(4)(4)从逻辑门表示转换到版图表示从逻辑门表示转换到版图表示(ASIC(ASIC 设计设计) )，或转换到，或转换到 FPGAFPGA 的配置网的配置网 表文件，可称为表文件，可称为版图综合或结构综合版图综合或结构综合。 综合在电子设计自动化中的地位是什么综合在电子设计自动化中的地位是什么? ? ? ? 答：是核心地位（见图答：是核心地位（见图 1-31-3） 。综合器具有更复杂的工作环境，综合综合器具有更复杂的工作环境，综合 器在接受器在接受 VHDLVHDL 程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息工艺库信息，以及获得优化，以及获得优化 综合的综合的诸多约束条件信息诸多约束条件信息；根据；根据工艺库和约束条件信息工艺库和约束条件信息，将，将 VHDLVHDL 程序转化成电路实现的相关信息程序转化成电路实现的相关信息。 1-41-41-41-4在在 EDAEDAEDAEDA 技术中，自顶向下的设计方法的重要意义是什么技术中，自顶向下的设计方法的重要意义是什么? ? ? ? 答：答：在在 EDAEDA 技术应用中，技术应用中，自自顶向顶向下下的设计方法，就是在整个设计流程中各设的设计方法，就是在整个设计流程中各设计计环节环节逐逐步求精步求精的过程。的过程。 1-51-51-51-5IPIPIPIP 在在 EDAEDAEDAEDA 技术的技术的应用应用和发展中的意义是什么和发展中的意义是什么? ? ? ? 答：答：IPIP 核具有规范的接口协议核具有规范的接口协议，良好的良好的可移植可移植与与可测试性可测试性，为系统开发提供了，为系统开发提供了可靠的保证可靠的保证。 第二章第二章 2-12-12-12-1 叙述叙述 EDAEDAEDAEDA 的的 FPGAFPGAFPGAFPGA/ / / /CPLDCPLDCPLDCPLD 设计流程设计流程。P1316P1316P1316P1316 答：答：1.1.设计输入设计输入( (原理图原理图/ /HDLHDL 文本编辑文本编辑) )；2.2.综合综合；3.3.适配适配；4.4.时序仿真与功能仿真时序仿真与功能仿真；5.5.编程下编程下载载；6.6.硬件测硬件测 试试。 2-22-22-22-2IPIPIPIP 是什么是什么?IP?IP?IP?IP与与 EDAEDAEDAEDA 技术的关系是什么技术的关系是什么? ? ? ?P2426P2426P2426P2426 IPIPIPIP是什么是什么? ? ? ? 答：答：IPIP 是知识产权核或知识产权模块，是知识产权核或知识产权模块，用于用于 ASICASIC 或或 FPGAFPGA/ /CPLDCPLD 中的预先设计好的电路功能模块中的预先设计好的电路功能模块。 IPIPIPIP 与与 EDAEDAEDAEDA 技术的关系是什么技术的关系是什么? ? ? ? 答答： IPIPIPIP在在 EDAEDA 技术开发中具有十分重要的地技术开发中具有十分重要的地位位； 与与 EDAEDAEDAEDA 技术的关系技术的关系分有分有软软 IPIPIPIP、 、 固固 IPIPIPIP、硬硬 IPIPIPIP：软软 IPIP 是用是用 VHDLVHDL 等硬件描述语言描述的功能块等硬件描述语言描述的功能块，并不涉及用什么具体电路元并不涉及用什么具体电路元件实现这些功能件实现这些功能；软软 I IP P 通常是以硬件描述语言通常是以硬件描述语言 HDLHDL 源文件的形式出现源文件的形式出现。固固 IPIP 是完成了综合的功能块是完成了综合的功能块，具，具有较大的设计深度，以有较大的设计深度，以网表文件网表文件 的形式提交客户的形式提交客户使用使用。硬硬 IPIP 提供设计的最终阶段产品提供设计的最终阶段产品：掩模。：掩模。 2-32-32-32-3 叙述叙述 ASICASICASICASIC的设计方法。的设计方法。P1819P1819P1819P1819 答：答：ASICASIC 设计方法设计方法, ,按版图结构及制造方法分有按版图结构及制造方法分有半定制半定制(Semi-custom)(Semi-custom)和和全定制全定制(Full-custom)(Full-custom)两种实现方法两种实现方法。 全定制方法是一种全定制方法是一种基于晶体管基于晶体管级的，级的，手工手工设计版图的制造方法。设计版图的制造方法。 半定制法是一种半定制法是一种约束性约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率计成本，提高设计正确率。 。 半定制法按逻辑实现的方式不同，可再分为半定制法按逻辑实现的方式不同，可再分为门阵列法门阵列法、标准单元法标准单元法和和可编程逻辑器件法可编程逻辑器件法。 2-42-42-42-4FPGAFPGAFPGAFPGA/ / / /CPLDCPLDCPLDCPLD 在在 ASICASICASICASIC设计中有什么用途设计中有什么用途? ? ? ?P16,18P16,18P16,18P16,18 答：答：FPGAFPGAFPGAFPGA/ / / /CPLDCPLDCPLDCPLD 在在 ASICASICASICASIC设计中设计中，属于属于可编程可编程 ASICASIC 的的逻辑器件逻辑器件；使；使设计效率大为提高，上市的设计效率大为提高，上市的时间大为缩时间大为缩 短。短。 2-52-52-52-5 简述在基于简述在基于 FPGAFPGAFPGAFPGA/ / / /CPLDCPLDCPLDCPLD 的的 EDAEDAEDAEDA 设计流程中所涉及的设计流程中所涉及的 EDAEDAEDAEDA 工工具具，及其在整个流程中的作用。，及其在整个流程中的作用。P1923P1923P1923P1923 答：答：基于基于 FPGAFPGAFPGAFPGA/ / / /CPLDCPLDCPLDCPLD 的的 EDAEDAEDAEDA 设计流程中所涉及的设计流程中所涉及的 EDAEDAEDAEDA 工工具具有：有：设计输入编辑器设计输入编辑器（作用：（作用：接受接受不同的设计不同的设计 输入表达方式输入表达方式，如如原理图输入方式原理图输入方式、状态图输入方式状态图输入方式、波形输入方式波形输入方式以及以及 HDLHDL 的文本输入方的文本输入方式式。 ） ；HDLHDL 综合器综合器（作作 用：用：HDLHDL 综合器综合器根据工艺库根据工艺库和和约束条件信息约束条件信息，将，将设计输入编辑器设计输入编辑器提供的信息转提供的信息转化为化为目标器件硬件结构细节目标器件硬件结构细节的信息的信息， 并在并在数字电路设计技术、化简优化算法以数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理及计算机软件等复杂结体进行优化处理） ；仿真器仿真器（作用：（作用：行为模型的表行为模型的表 达达、电子系统的建模电子系统的建模、 逻逻辑电路辑电路的的验证验证及及门级系统的测试门级系统的测试） ；适配器适配器（作用作用：完成目标系统在器件上的完成目标系统在器件上的布局布局和和布线布线）； ； 下载器下载器（作用：（作用：把设计把设计结结果信息下果信息下载到对应的实际器件载到对应的实际器件，实现硬件设计，实现硬件设计） 。 第三章第三章 3-13-13-13-1OLMCOLMCOLMCOLMC（输出逻辑宏单元）（输出逻辑宏单元）有何功能有何功能? ? ? ?说明说明 GALGALGALGAL 是怎样实现可编程组合电路与时序电路的。是怎样实现可编程组合电路与时序电路的。P3436P3436P3436P3436 OLMCOLMCOLMCOLMC 有何功能有何功能? ? ? ? 答：答：OLMCOLMC 单元设有多种组态单元设有多种组态，可配置，可配置成成专用组合输出专用组合输出、专用输入专用输入、组合输出双向口组合输出双向口、寄存寄存 器输出器输出、寄存器输出双向口寄存器输出双向口等。等。 说明说明 GALGALGALGAL 是怎样实现可编程组合电路与时序电路的是怎样实现可编程组合电路与时序电路的? ? ? ? 答答： GALGALGALGAL（通用阵列逻辑器件通用阵列逻辑器件）是是通过对其中的通过对其中的 OLMCOLMCOLMCOLMC （输出输出逻辑宏单元）的编程和逻辑宏单元）的编程和三种模式配置三种模式配置（寄存器模式寄存器模式、复合模式复合模式、简单模式简单模式） ，实现，实现组合电路组合电路与与时序电路时序电路设计设计 的。的。 3-23-23-23-2 什么是基于乘积项的可编程逻辑结构什么是基于乘积项的可编程逻辑结构? ? ? ?P3334P3334P3334P3334，40404040 答：答：GALGAL、CPLDCPLD 之类都是之类都是基于乘积项基于乘积项的的可编程可编程结构结构；即包含有；即包含有可编程与阵列可编程与阵列和和固定的或阵列固定的或阵列的的 PALPAL（可编程阵（可编程阵 列逻辑）列逻辑）器件构成。器件构成。 3-33-33-33-3 什么是基于查找表的可编程逻辑结构什么是基于查找表的可编程逻辑结构? ? ? ?P4041P4041P4041P4041 答：答：FPGAFPGAFPGAFPGA（现场可编程门阵列）（现场可编程门阵列）是是基于查找表基于查找表的的可编程逻辑结构可编程逻辑结构。 3-43-43-43-4FPGAFPGAFPGAFPGA 系列器件中的系列器件中的 L L L LABABABAB 有何作用有何作用? ? ? ?P4345P4345P4345P4345 答：答：FPGAFPGAFPGAFPGA（Cyclone/CycloneCyclone/Cyclone IIII）系列器件系列器件主要由主要由逻辑阵列块逻辑阵列块 LABLAB、嵌入式存储器块嵌入式存储器块（EABEAB） 、I/OI/O 单元单元、嵌嵌 入式硬件乘法器入式硬件乘法器和和 PLLPLL 等模块构成等模块构成；其；其中中 L L L LABABABAB（逻辑阵列块逻辑阵列块）由一系列相邻的由一系列相邻的 LELE（逻辑单元）（逻辑单元）构成的构成的；FPGAFPGAFPGAFPGA 可可 编程资源主要来自逻辑阵列块编程资源主要来自逻辑阵列块 LABLAB。 3-53-53-53-5 与传统的测试技术相比，边界扫描技术有何优点与传统的测试技术相比，边界扫描技术有何优点? ? ? ?P4750P4750P4750P4750 答答：使用使用 BSTBST（边界扫描边界扫描测试测试）规范测试规范测试，不必使不必使用物理探针用物理探针，可在器件正常工作时在系统可在器件正常工作时在系统捕获测量的功能数捕获测量的功能数 据据。克服传统的外探针测试法和。克服传统的外探针测试法和“针床针床”夹具测试法来无法对夹具测试法来无法对 ICIC 内部节点无法测试的难题。内部节点无法测试的难题。 3-63-63-63-6 解释编程与配置这两个概念。解释编程与配置这两个概念。P58P58P58P58 答答：编程编程：基于基于电可擦除存储单元的电可擦除存储单元的 EEPROMEEPROM 或或 FlashFlash 技术技术。CPLDCPLD 一股使用此技术进行一股使用此技术进行编程编程。CPLDCPLD 被编程后改被编程后改 变了电可擦除存储单元中的信息变了电可擦除存储单元中的信息，掉电后可保存掉电后可保存。电可擦除编程工艺的优点是编程后电可擦除编程工艺的优点是编程后信息不会因掉电而丢失信息不会因掉电而丢失，但但编编 程次数程次数有限有限，编程的速度不快编程的速度不快。 配置：配置：基于基于 SRAMSRAM 查找表的编程单元查找表的编程单元。编程。编程信息是保存在信息是保存在 SRAMSRAM 中中的，的，SRAMSRAM 在在掉电后编程信息立即丢失掉电后编程信息立即丢失， 在在下次上电后，还需要重新载入编程信息下次上电后，还需要重新载入编程信息。大部分大部分 FPGAFPGA 采用该种采用该种编程编程工艺。工艺。该该类器件的编程一般称为配置类器件的编程一般称为配置。对。对于于 SRAMSRAM 型型 FPGAFPGA 来说来说，配置次数无限配置次数无限，且且速度快速度快；在在加电时可随加电时可随时更改逻辑时更改逻辑；下载信息的保密性也不如下载信息的保密性也不如电可擦除电可擦除的编的编 程。程。 3-73-73-73-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的 PLDPLDPLDPLD 器件归类器件归类 为为 CPLDCPLDCPLDCPLD； 将基将基于查于查找找表表的的可可编程逻辑结构的编程逻辑结构的 PLDPLDPLDPLD 器什归类为器什归类为 FPGAFPGAFPGAFPGA， 那么那么， APEXAPEXAPEXAPEX 系列属于什么类型系列属于什么类型 PLDPLDPLDPLD 器件器件? ? ? ? MAXMAXMAXMAX IIII IIII系列又属于什么类型的系列又属于什么类型的 PLDPLDPLDPLD 器器件件? ? ? ?为什么为什么? ? ? ?P5456P5456P5456P5456 答：答：APEXAPEX(Advanced(Advanced LogicLogic ElementElement Matrix)Matrix)系列系列属于属于 FPGAFPGAFPGAFPGA 类型类型 PLDPLDPLDPLD 器件器件；编程信息存于编程信息存于 SRAMSRAMSRAMSRAM 中中。MAXMAXMAXMAX IIII IIII系列属于系列属于 CPLDCPLDCPLDCPLD 类型的类型的 PLDPLDPLDPLD 器器件件；编程信息存于编程信息存于 EEPROMEEPROMEEPROMEEPROM 中中。 第四章第四章 4-14-1：画出与下例实体描述对应的原理图符号元件：画出与下例实体描述对应的原理图符号元件： ENTITYENTITY buf3sbuf3s ISIS- 实体实体 1 1：三态缓冲器：三态缓冲器 PORTPORT (input(input : : ININ STD_LOGICSTD_LOGIC ; ;- 输入端输入端 enableenable : : ININ STD_LOGICSTD_LOGIC ; ;- 使能端使能端 outputoutput : : OUTOUT STD_LOGICSTD_LOGIC ) ) ; ;- 输出端输出端 ENDEND buf3xbuf3x ; ; ENTITYENTITY mux21mux21 ISIS-实体实体 2 2： 2 2 选选 1 1 多路选择器多路选择器 PORTPORT (in0,(in0, in1,in1, selsel : : ININ STD_LOGIC;STD_LOGIC; outputoutput : : OUTOUT STD_LOGIC);STD_LOGIC); 4-1.4-1.答案答案 4-2.4-2. 图图 3-33-30 0 所示的所示的是是 4 4 选选 1 1 多路选择器多路选择器， 试分别试分别用用 IF_THEIF_THEN N 语句语句和和 CASCASE E 语句的表达方式写出此电路语句的表达方式写出此电路的的 VHDVHDL L 程序程序。 。 选择控制的信号选择控制的信号 s1s1 和和 s0s0 的数据类型为的数据类型为 STD_LOGIC_VECTORSTD_LOGIC_VECTOR； 当当 s1=0s1=0，s0=0s0=0；s1=0s1=0，s0=1s0=1；s1=1s1=1，s0=0s0=0 和和 s1=1s1=1，s0=1s0=1分别执行分别执行 y=ay=a、y=by=b、y=cy=c、y=dy=d。 4-2.4-2.答案答案 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; ENTITYENTITY MUX41MUX41 ISIS PORT(s:INPORT(s:IN STD_LOGIC_VECTOR(1STD_LOGIC_VECTOR(1 DOWNTODOWNTO 0);0); -输入选择信号输入选择信号 a,b,c,d:INa,b,c,d:IN STD_LOGIC;STD_LOGIC; -输入信号输入信号 y:OUTy:OUT STD_LOGIC);-STD_LOGIC);-输出端输出端 ENDEND ENTITY;ENTITY; ARCHITECTUREARCHITECTURE ARTART OFOF MUX41MUX41 ISIS BEGINBEGIN PROCESS(s)PROCESS(s) BEGINBEGIN IFIF (S=00)(S=00) THENTHEN y=a;y=a; ELSIFELSIF (S=01)(S=01) THTH ENEN y=b;y=b; ELSIFELSIF (S=10)(S=10) THTH ENEN y=c;y=c; ELSIFELSIF (S=11)(S=11) THTH ENEN y=d;y=d; ELSEELSE y y y y yNULL; ENDEND CASE;CASE; ENDEND PROCESS;PROCESS; ENDEND ART;ART; 4-3.4-3. 图图 3-313-31 所示的是双所示的是双 2 2 选选 1 1 多路选择器构成的电路多路选择器构成的电路 MUXKMUXK，对于其中对于其中 MUX21AMUX21A，当当 s=0s=0和和11时时，分别有分别有 y=ay=a 和和y=by=b。 试在一个结构体中用两个进程来表达此电路试在一个结构体中用两个进程来表达此电路， 每个进程中每个进程中用用CASCASE E语句描述一语句描述一个个2 2选选1 1多路选择多路选择器器MUX21AMUX21A。 4-3.4-3.答案答案 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; ENTITYENTITY MUX221MUX221 ISIS PORT(a1,a2,a3:INPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1STD_LOGIC_VECTOR(1 DOWNTODOWNTO 0);0); -输入信号输入信号 s0,s1:INs0,s1:IN STD_LOGIC;STD_LOGIC; outy:OUTouty:OUT STD_LOGIC);-STD_LOGIC);-输出端输出端 ENDEND ENTITY;ENTITY; ARCHITECTUREARCHITECTURE ONEONE OFOF MUX221MUX221 ISIS SIGNALSIGNAL tmptmp : : STD_LOGIC;STD_LOGIC; BEGINBEGIN PR01:PROCESS(s0)PR01:PROCESS(s0) BEGINBEGIN IFIF s0=s0=”0 0” THENTHEN tmp=a2;tmp=a2; ELSEELSE tmp=a3;tmp=a3; ENDEND IF;IF; ENDEND PROCESS;PROCESS; PR02:PROCESS(s1)PR02:PROCESS(s1) BEGINBEGIN IFIF s1=s1=”0 0” THENTHEN outy=a1;outy=a1; ELSEELSE outy=tmp;outy=tmp; ENDEND IF;IF; ENDEND PROCESS;PROCESS; ENDEND ARCHITECTUREARCHITECTURE ONE;ONE; ENDEND CASE;CASE; 4-4.4-4.下图是一个含有上升沿触发的下图是一个含有上升沿触发的 D D 触发器的时序电路，试写出此电路的触发器的时序电路，试写出此电路的 VHDLVHDL 设计文件。设计文件。 4-4.4-4.答案答案 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; ENTITYENTITY MULTIMULTI ISIS PORT(CL:INPORT(CL:IN STD_LOGIC;STD_LOGIC; -输入选择信号输入选择信号 CLK0:INCLK0:IN STD_LOGIC;STD_LOGIC; -输入信号输入信号 OUT1:OUTOUT1:OUT STD_LOGIC);-STD_LOGIC);-输出端输出端 ENDEND ENTITY;ENTITY; ARCHITECTUREARCHITECTURE ONEONE OFOF MULTIMULTI ISIS SIGNALSIGNAL Q Q : : STD_LOGIC;STD_LOGIC; BEGINBEGIN PR01:PR01:PROCESS(CLK0)PROCESS(CLK0) BEGINBEGIN IFIF CLKCLK EVENTEVENT ANDAND CLK=CLK=1 1 THENTHEN Q=NOT(CLQ=NOT(CL OROR Q);ELSEQ);ELSE ENDEND IF;IF; ENDEND PROCESS;PROCESS; PR02:PR02:PROCESS(CLK0)PROCESS(CLK0) BEGINBEGIN OUT1=Q;OUT1=Q; ENDEND PROCESS;PROCESS; ENDEND ARCHITECTUREARCHITECTURE ONE;ONE; ENDEND PROCESS;PROCESS; 4-5.4-5.给出给出 1 1 位全减器的位全减器的 VHDLVHDL 描述。要求：描述。要求： (1)(1) 首先设计首先设计 1 1 位半减器，然后用例化语句将它们连接起来，图位半减器，然后用例化语句将它们连接起来，图 3-323-32 中中 h_suberh_suber 是半减器，是半减器，diffdiff 是输出是输出 差，差，s_outs_out 是借位输出，是借位输出，sub_insub_in 是借位输入。是借位输入。 (2)(2) 以以 1 1 位全减器为基本硬件位全减器为基本硬件， 构成串行借位的构成串行借位的 8 8 位减法器位减法器， 要求用例化语句来完成此项设计要求用例化语句来完成此项设计( (减法运算是减法运算是 x x y y - - sun_insun_in = = diffr)diffr) 4-5.4-5.答案答案 底层文件底层文件 1 1：or2a.VHDor2a.VHD 实现或门操作实现或门操作 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; USEUSE IEEE.STD_LOGIC_UNSIGNED.ALL;IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYENTITY or2aor2a ISIS PORT(a,b:INPORT(a,b:IN STD_LOGIC;STD_LOGIC; c:OUTc:OUT STD_LOGIC);STD_LOGIC); ENDEND ENTITYENTITY or2a;or2a; ARCHITECTUREARCHITECTURE oneone OFOF or2aor2a ISIS BEGINBEGIN c c = a a OROR b;b; ENDEND ARCHITECTUREARCHITECTURE one;one; 底层文件底层文件 2 2：h_subber.VHDh_subber.VHD 实现一位半减器实现一位半减器 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; USEUSE IEEE.STD_LOGIC_UNSIGNED.ALL;IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYENTITY h_subberh_subber ISIS PORT(x,y:INPORT(x,y:IN STD_LOGIC;STD_LOGIC; diff,s_out:OUTdiff,s_out:OUT STD_LOGIC);STD_LOGIC); ENDEND ENTITYENTITY h_subber;h_subber; ARCHITECTUREARCHITECTURE ONEONE OFOF h_subberh_subber ISIS SIGNALSIGNAL xyz:xyz: STD_LOGIC_VECTOR(1STD_LOGIC_VECTOR(1 DOWNTODOWNTO 0);0); BEGINBEGIN xyzxyz diff=0;s_out=0;diff diff=1;s_out=1;diff diff=1;s_out=0;diff diff=0;s_out=0;diff NULL;NULL; ENDEND CASE;CASE; ENDEND PROCESS;PROCESS; ENDEND ARCHITECTUREARCHITECTURE ONE;ONE; 顶层文件：顶层文件：f_subber.VHDf_subber.VHD 实现一位全减器实现一位全减器 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; USEUSE IEEE.STD_LOGIC_UNSIGNED.ALL;IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYENTITY f_subberf_subber ISIS PORT(x,y,sub_in:INPORT(x,y,sub_in:IN STD_LOGIC;STD_LOGIC; diffr,sub_out:OUTdiffr,sub_out:OUT STD_LOGIC);STD_LOGIC); ENDEND ENTITYENTITY f_subber;f_subber; ARCHITECTUREARCHITECTURE ONEONE OFOF f_subberf_subber ISIS COMPONENTCOMPONENT h_subberh_subber PORT(x,y:INPORT(x,y:IN STD_LOGIC;STD_LOGIC; diff,S_out:OUTdiff,S_out:OUT STD_LOGIC);STD_LOGIC); ENDEND COMPONENT;COMPONENT; COMPONENTCOMPONENT or2aor2a PORT(a,b:INPORT(a,b:IN STD_LOGIC;STD_LOGIC; c:OUTc:OUT STD_LOGIC);STD_LOGIC); ENDEND COMPONENT;COMPONENT; SIGNALSIGNAL d,e,f:d,e,f: STD_LOGIC;STD_LOGIC; BEGINBEGIN u1:u1: h_subberh_subber PORTPORT MAP(x=x,y=y,diff=d,s_out=e);MAP(x=x,y=y,diff=d,s_out=e); u2:u2: h_subberh_subber PORTPORT MAP(x=d,y=sub_in,diff=diffr,s_out=f);MAP(x=d,y=sub_in,diff=diffr,s_out=f); u3:u3: or2aor2a PORTPORT MAP(a=f,b=e,c=sub_out);MAP(a=f,b=e,c=sub_out); ENDEND ARCHITECTUREARCHITECTURE ONE;ONE; ENDEND ARCHITECTUREARCHITECTURE ART;ART; 4-6.4-6.根据下图，写出顶层文件根据下图，写出顶层文件 MX3256.VHDMX3256.VHD 的的 VHDLVHDL 设计文件。设计文件。 4-6.4-6.答案答案 MAX3256MAX3256 顶层文件顶层文件 LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; USEUSE IEEE.STD_LOGIC_UNSIGNED.ALL;IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYENTITY MAX3256MAX3256 ISIS PORTPORT (INA,INB,INCK:(INA,INB,INCK: ININ STD_LOGIC;STD_LOGIC; INC:INC: ININ STD_LOGIC;STD_LOGIC; E,OUT:OUTE,OUT:OUT STD_LOGIC);STD_LOGIC); ENDEND ENTITYENTITY MAX3256;MAX3256; ARCHITECTUREARCHITECTURE ONEONE OFOF MAX3256MAX3256 ISIS COMPONENTCOMPONENT LK35LK35 -调用调用 LK35LK35 声明语句声明语句 PORT(A1,A2:INPORT(A1,A2:IN STD_LOGIC;STD_LOGIC; CLK:INCLK:IN STD_LOGIC;STD_LOGIC; Q1,Q2:OUTQ1,Q2:OUT STD_LOGIC);STD_LOGIC); ENDEND COMPONENT;COMPONENT; COMPONENTCOMPONENT D D -调用调用 D D 触发器声明语句触发器声明语句 PORT(D,C:INPORT(D,C:IN STD_LOGIC;STD_LOGIC; CLK:INCLK:IN STD_LOGIC;STD_LOGIC; Q:OUTQ:OUT STD_LOGIC);STD_LOGIC); ENDEND COMPONENT;COMPONENT; COMPONENTCOMPONENT MUX21-MUX21-调用二选一选择器声明语句调用二选一选择器声明语句 PORT(B,A:INPORT(B,A:IN STD_LOGIC;STD_LOGIC; S:INS:IN STD_LOGIC;STD_LOGIC; C:OUTC:OUT STD_LOGIC);STD_LOGIC); ENDEND COMPONENT;COMPONENT; SIGNALSIGNAL AA,BB,CC,DD:AA,BB,CC,DD: STD_LOGIC;STD_LOGIC; BEGINBEGIN u1:u1: LK35LK35 PORTPORT MAP(A1=INA,A2=INB,CLK=INCK,MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB);Q1=AA,Q2=BB); u2:u2: D D PORTPORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);MAP(D=BB;CLK=INCK,C=INC,Q=CC); u3:u3: LK35LK35 PORTPORT MAPMAP (A1=BB,A2=CC,CLK=INCK,(A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)Q1=DD,Q2=OUT1)； u4:u4: MUX21MUX21 PORTPORT MAPMAP (B=AA,A=DD,S=BB,C=E);(B=AA,A=DD,S=BB,C=E); ENDEND ARCHITECTUREARCHITECTURE ONE;ONE; 设计含有异步清零和计数使能的设计含有异步清零和计数使能的 1616 位二进制加减可控计数器。位二进制加减可控计数器。 4-7.4-7.答案：答案： LIBRARYLIBRARY IEEE;IEEE; USEUSE IEEE.STD_LOGIC_1164.ALL;IEEE.STD_LOGIC_1164.ALL; USEUSE IEEE.STD_LOGIC_UNSIGNED.ALL;IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYENTITY CNT16CNT16 ISIS PORT(CLK,RST,EN:INPORT(CLK,RST,EN:IN STD_LOGIC;STD_LOGIC; CHOOSE:INCHOOSE:IN BIT;BIT; SETDATA:BUFFERSETDATA:BUFFER INTEGERINTEGER RANCERANCE 6553565535 DOWNTODOWNTO 0;0; COUT:COUT: BUFFERBUFFER INTEGERINTEGER RANCERANCE 6553565535 DOWNTODOWNTO 0);0); ENDEND CNT16;CNT16; ARCHITECTUREARCHITECTURE ONEONE OFOF CNT16CNT16 ISIS BEGINBEGIN PROCESS(CLK,RST,SDATA)PROCESS(CLK,RST,SDATA) VARIABLEVARIABLE QI:STD_LOGIC_VECTOR(65535QI:STD_LOGIC_VECTOR(65535 DOWNTODOWNTO 0);0); BEGINBEGIN IFIF RST=1RST=1 THENTHEN -计数器异步复位计数器异步复位 QI:=(OTHERS=0);QI:=(OTHERS=0); ELSIFELSIF SET=SET=1 1 THEN-THEN-计数器一步置位计数器一步置位 QI:=SETDATA;QI:=SETDATA; ELSIFELSIF CLKEVENTCLKEVENT ANDAND CLK=1CLK=1 THENTHEN -检测时钟上升沿检测时钟上升沿 IFIF EN=EN=1 1 THENTHEN 检测是否允许计数检测是否允许计数 IFIF CHOOSE=CHOOSE=1 1 THENTHEN -选择加法计数选择加法计数 QI:=QI+1;QI:=QI+1;-计数器加一计数器加一 ELSEELSE QI=QI-1;QI=QI-1; -计数器加一计数器加一 ENDEND IF;IF; ENDEND IF;IF; ENDEND IF;IF; COUT=QI;-COUT=QI;-将计数值向端口输出将计数值向端口输出 ENDEND PROCESS;PROCESS; ENDEND ONE;ONE; 第五章第五章 5-15-15-15-1 归纳利用归纳利用 QuartusQuartusQuartusQuartus IIII IIII进行进行 VHDLVHDLVHDLVHDL 文本输入设计的文本输入设计的流程流程：从文件输入一直到从文件输入一直到 SignalTapSignalTapSignalTapSignalTapIIII IIII测试。测试。P95P115P95P115P95P115P95P115 答答： 1 1建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件； 2 2创建工程创建工程； 3 3编译前设置编译前设置； 4 4全程编译全程编译； 5 5时序仿真时序仿真； 6 6引引 脚锁定脚锁定；7 7配置文件下载配置文件下载；8 8打开打开 SignalTapSignalTap IIII 编辑窗口编辑窗口；9 9调入调入 SignalTapSignalTapSignalTapSignalTapIIII IIII的的待测信号待测信号； 1010SignalTapSignalTap I II I 参数设置参数设置； 1111SignalTapSignalTap IIII 参数设置文件存盘参数设置文件存盘； 1212带有带有 SignalTapSignalTapSignalTapSignalTapIIII IIII测试测试信息的信息的编译下载编译下载； 1313启动启动 SignalTapSignalTap IIII 进行采样与分析进行采样与分析；1414SignalTapSignalTap IIII 的其他设置和控制方法的其他设置和控制方法。 5.65.6 5.75.7 5.85.8 5.95.9 5.105.10 5.125.12 5.135.13 5.145.14 第六章第六章 6 6 6 6-1-1-1-1 什么是固有延时什么是固有延时? ? ? ?什么是惯性延时什么是惯性延时? ? ? ?P150151P150151P150151P150151 答：答：固有