EDA课程设计论文-基于FPGA技术的模拟数据采集的设计.doc

模拟量数据采集 模拟量数据采集 摘要本次课程设计是一种基于FPGA技术的模拟数据采集的设计方案，本文所提出的一种基于FPGA技术的模拟量采集，利用FPGA的I/O端口多，且可以自由编程支配、定义其功能的特点，配以VHDL编写的FPGA内部执行软件，能很好地解决采集的信号路数多的问题。因为用VHDL编写的执行软件内部对各组数字量是按并行处理的，而且FPGA硬件的速度是ns级的，因此本设计能实时地、快速地监测信号量的变化。本设计鉴于FPGA和VHDL语言自身的特点，本设计具有较好的扩展性，在监测和控制系统中也具有一定的通用性。系统主要包括：FPGA芯片区、多路选择与A/D采样电路、ADC0809芯片等几部分。关键词：FPGA A/D采样 模拟量采集 VHDL语言设计AbstractThe curriculum design is an FPGA-based analog data acquisition technology in the design of the proposed FPGA-based analog technology, digital acquisition and processing system using FPGAs I / O ports and more, and be free programming control, the definition of the functions of the characteristics of the FPGA with VHDL within the preparation of the implementation of software, can be collected very good solution to the problem of multi-signal approach. Because VHDL implementation of the software prepared by the internal volume of the set of figures is based on parallel processing, and FPGA hardware ns speed class, so the design in real time, monitoring of fast changes in the volume signal. In view of the FPGA and VHDL design language of its own characteristics, the design of better scalability, in the monitoring and control system also has some versatility. System mainly includes: FPGA chip area, multi-channel selection and A / D sampling circuit, ADC0809 chip such as several parts.Keywords: FPGA A / Dsampling Analog Acquisition VHDL Language Acquisition Design目 录 1 绪论.12 课程设计内容及要求.22.1 课题设计内容.2 2.2 课题设计要求.23 课程设计方案及原理.3 3.1 课程设计总体方案.3 3.1.1 设计思路.3 3.1.2 设计流程图.3 3.2 课程设计原理.4 3.2.1 模拟量采集设计原理.43.2.2 FPGA应用原理.43.2.3 VHDL应用原理.54 课程设计步骤及过程.64.1可编程器件控制的模数A/D转换软件设计.6 4.2用数码管显示模数A/D转换器的输入电压.7 4.3 ADC0809的应用.8 4.3.1 ADC0809内部结构.8 4.3.2 ADC0809引脚功能.10 4.4 DAC0832的应用11 4.4.1 DAC0832内部结构.11 4.4.2 DAC0832引脚功能.124.5 实验仿真图形135 课程设计的心得体会.14参考文献.15附录.164 1 绪论课程设计是课程教学中的重要环节，不仅是对所学课程的一种实践性总结和应用，而往往是对多门课程的综合性设计与应用。EDA 是英文“ Electronics Design Automation （电子设计自动化）”的缩写， EDA 技术是 90 年代迅速发展起来的，是现代电子设计的最新技术潮流，是综合现代电子技术和计算机技术的最新研究成果，是从事电子线路设计与分析的一门技术，包括电子线路的设计、计算机模拟仿真和电路分析、印制电路板的自动化设计三个方面的内容。EDA课程设计要求学生根据所学知识设计出一套基于EDA的应用系统。它要求学生除了掌握EDA的工作原理、接口设计和程序设计之外，还要求学生结合Protel、电路、模拟电子技术和数字电子技术以及EDA等课程对系统进行综合设计。本次课程设计主要应用VHDL语言，VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点，用VHDL编写FPGA的内部执行程序，能很好地解决采集的信号路数多的问题。因为用VHDL编写的执行软件内部对各组数字量是按并行处理的，而且FPGA硬件的速度是ns级的，因此本设计能实时地、快速地监测信号量的变化。2 课程设计内容及要求2.1 课题设计内容本次课程设计的主要目的旨在通过独立完成一个“模拟量数据采集”的设计，达到对EDA技术的熟练掌握，提升对EDA技术及应用课程所学内容的掌握和应用。在本次课程设计中使用Altera公司的EPF10K10系列的FPGA芯片，基于实验室现有的EDA实验箱，实现“模拟量数据采集”的设计内容。2.2 课题设计要求1、由电位器调节的可变电压（05V）输入到模/数转换器ADC0809的IN0通道，利用FPGA设计电路控制ADC0809对该输入电压进行模/数转换，并将转换的结果（十六进制数）输出至数码管显示。2、功能键：（1） 停止（2） 启动3、利用FPGA设计电路实现对数/模转换器DAC0832的驱动，并将模/数转换器ADC0809的转换结果（数字量）通过DAC0832转换为模拟量的输出。3 课程设计思路及原理3.1 课程设计总体方案3.1.1 设计思路先将每一个模块分别设计出来，再由软件生成图形，最后用软件连线，定义好每个引脚，最后在试验箱上进行最后的验证(1)设计分频电路FEN模块。(2)设计时序控制AD0809模块。(3)设计进制转换DDDF模块。(4)设计YM模块，用于控制数码管的位码。(5)设计DISP模块，用于控制数码管的段码。3.1.2 设计流程图 DISPYMDDDFAD0809FEN分频器模拟信号数码管显示DA0832模拟量输出图3.1 设计总流程图3.2 课程设计原理3.2.1 模拟量采集设计原理1 先通过电位器来调节可变电压2 把调节电压输入到模/数转换器ADC0809的INO通道3 利用FPGA设计电路控制ADC0809对该输入进行模/数转换4 将结果输出到数码管显示5 利用FPGA设计电路控制DAC0832对该输入进行数/模转换3.2.2 FPGA应用原理FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。3.2.3 VHDL语言VHDL语言目前在数字设计领域已为广大设计者所接受，众多CAD厂商纷纷使自己新开发的电子设计软件与VHDL兼容，VHDL语言成了电子设计工程师必须掌握的工具。在目前，CPU和可编程逻辑器件已经成为数字系统的硬件基础，从事数字系统的设计必须掌握可编程逻辑器件的设计方法，而VHDL语言作为可编程逻辑器件设计时最重要的输入方法，为所有可编程逻辑器件厂商所支持。因此要从事可编程逻辑器件的设计工作，必须掌握VHDL语言。VHDL的英文是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。4 设计步骤及过程4.1 可编程器件控制的模数A/D转换软件设计此电路模块包括两个部分：分频电路FEN模块，将4MHz分频为500KHz给ADC0809的时钟输入CP；ADC0809的时序控制AD0809模块主要进行时序控制，对模拟信号采样，变成数字信号，由可编程逻辑器件读入，再送到DAC0832。时序控制AD0809模块源程序使用了三个状态变量（x、y、state）控制ADC0809器件的工作时序，这是状态机的设计方法。其流程图如下图所示：x=0ale=1start=1ale=0start=0x=1state=0y=1oe=1doutalestartale=0;startoedoutoe=0;state:=0;x:=0;y:=0;end case; end if; end if; end if; end if; end process;end AD0809_arc；DAC0832控制模块源程序如下：library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity bcd_to_8421 isport(clk: in std_logic;reset: in std_logic; bcd: in std_logic_vector(7 downto 0);b_out: out std_logic_vector(7 downto 0);end bcd_to_8421;architecture bcd_arch of bcd_to_8421 issignal da,db: std_logic_vector(7 downto 0);beginprocess(reset,clk,bcd)beginif clkevent and clk=1 thenif reset=0 thenda=00000000;db=00000000; b_out=00000000;elseda=00110010 then db=11111111;elsedb=da*101; end if;b_out=db;end process;end bcd_arch;分频电路FEN模块源程序如下：library ieee;use ieee.std_logic_1164.all;entity fen isport(clk4m:in std_logic;q:out std_logic );end fen;architecture fen_arc of fen isbeginprocess(clk4m)variable cnt:integer range 0 to 3; variable x:std_logic;begin if clk4mevent and clk4m=1 thenif cnt3 then cnt:=cnt+1; elsecnt:=0;x:=not x;end if; end if;q=x;end process;end fen_arc;用数码管显示模数A/D转换器的输入电压源程序如下：library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity dddf isport(in_all: in STD_LOGIC_VECTOR(7 downto 0);out_l,out_h,out_hh,out_hhh:out STD_LOGIC_VECTOR (3 downto 0);clk24,clr:in std_logic);end dddf;architecture def_arch of dddf issignal b1,b2,b3,b4:std_logic_vector(3 downto 0);signal a:std_logic_vector(1 downto 0);signal mid:std_logic_vector(11 downto 0);signal e,f:std_logic_vector(11 downto 0);signal big,bigg,biggg:integer range 0 to 10000000;beginprocess(clk24,in_all,clr)beginif clk24event and clk24=1 thenif clr=0 thena=00;b1=0000;b2=0000;b3=0000;b4e=0000&in_all;biggg=conv_integer(e);bigg=biggg*5000;big=bigg/256;f=conv_std_logic_vector(big ,12); mid=f;aif mid=1010 then mid=mid-1010;b2=b2+1;if b2=1001 thenb2=0000;b3=b3+1;if b3=1001 thenb3=0000;b4=b4+1;end if; end if;elseb1=mid(3 downto 0);end if;anull;end case;end if;end if;end process;out_l=b1;out_h=b2;out_hh=b3;out_hhh=b4;end def_arch;4位二-十进制数转换数码管字符源程序如下：library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity disp isport(clk64:in std_logic;inl:in std_logic_vector(3 downto 0);inm:in std_logic_vector(3 downto 0);inh:in std_logic_vector(3 downto 0);inhh:in std_logic_vector(3 downto 0);midd:out std_logic_vector(7 downto 0);disp1:out s