毕业设计（论文）-基于CPLD的数字频率计.doc

毕毕 业业 设设 计（计（ 论论 文文 ） 题题 目目 基于基于 CPLDCPLD 的数字频率计的数字频率计 英文题目英文题目 NumeralNumeral FrequencyFrequency metermeter BaseBase onon CPLDCPLD 学生姓名学生姓名 曹 红 专专 业业 电子信息工程 班班 级级 020212 指导老师指导老师 黄 乡 生 二零零六年六月 东华理工学院毕业设计（论文） 摘 要 摘摘 要要 本论文主要介绍基于 CPLD 芯片的 8 位十进制数字频率计。它的基本测量原理 是，首先让被测信号与标准信号同时通过一个闸门，然后用计数器对信号脉冲计数， 把标准时间内的计数结果用锁存器锁存，最后用显示译码器把锁存的结果用 LED 数 码管显示出来。本文详细叙述了用 VHDL 语言进行编程，避免了用电路图设计时所引 起的毛刺现象，改变了以往数字电路小规模多器件组合的设计方法。整个频率计设 计在一块 CPLD 芯片上，与用其它方法设计的频率计相比，体积更小，性能更可靠。 本设计方案要求，根据被测输入信号的频率范围自动切换量程，控制小数点显示位 置，并以十进制形式显示。该设计方案通过了 Max+plus软件仿真、硬件调试和软 硬件综合测试。 关键词关键词 CPLD ；VHDL；数字频率计 东华理工学院毕业设计（论文） Abstract Abstract This paper introduces eight metric based on the CPLD chip frequency of such precision figures for the importation of 1Hz to 10MHz sine wave measurements using methods such as precision measuring frequency, pulse width and ratio . Its basic measurement principle is, let detected signals and standards at the same time through a gate signal and then use the signal pulse count counter to the standard time of the count results in latch devices latched, with the final show decoder to use led digital latch results show that control. This article describes in detail the use VHDL executable program, avoid using circuit diagram caused by the design of burr phenomenon, a change in the previous small-scale multi-device combination digital circuit design methods. In the frequency of a CPLD chip design, and the frequency of use compared to other methods of design, will be smaller, more reliable performance. The design of programs, according to statistical input signal frequency range automatic cut over measuring range, control decimal point location, and to show Metrication form. The design of programs adopted Max+plus II software simulation, hardware and software debugging comprehensive testing. Key Words CPLD;VHDL; Digital frequency counter 东华理工学院毕业设计（论文） 目录 目目 录录 绪 论.1 第一章 CPLD 简介.2 第二章 数字频率计的测量原理.4 2.1 测频法.4 2.2 测周法.6 2.3 测频法和测周法的比较.6 第三章 频率计的总体设计.8 3.1 设计任务和要求.8 3.2 模块设计.8 3.2.1 模块分析与设置.8 3.2.2 频率计模块结构框图.9 3.2.3 数字频率计模块设计.11 3.2.3.1 控制电路模块.11 3.2.3.2 计数电路模块.12 3.2.3.3 锁存电路模块.14 3.2.3.4 译码电路模块.14 3.3 软件设计.15 第四章 频率计的调试及实现.16 第五章 结 论.17 致 谢.19 参考文献.20 附 录.21 东华理工学院毕业设计（论文） 绪 论 1 绪 论 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波 或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比 如机械振动的频率，转速，声音的频率以及产品的计件等等。 因此，数字频率计是 一种应用很广泛的仪器。在电子系统非常广泛的应用领域内，到处可见到处理离散 信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内 实现更多的功能，从而提高系统可靠性和速度。集成电路的类型很多，从大的方面 可以分为模拟电路和数字集成电路两大类。数字集成电路广泛用于计算机、控制与 测量系统以及其它电子设备中。一般说来，数字系统中运行的电信号，其大小往往 并不改变，但在时间分布上却有着严格的要求，这是数字电路的一个特点。数字集 成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领域。 由于个人能力有限和时间的仓促，本系统定会存在缺点与不足，敬请批评指正。 东华理工学院毕业设计（论文） 绪 论 2 东华理工学院毕业设计（论文） CPLD 简介 3 第一章 CPLD 简介 现代电子产品正在以前所未有的革新速度,向着功能多样化、体积最小化、功耗 最低化的方向迅速发展。它与传统电子产品在设计上的显著区别之一就是大量使用 大规模可编程逻辑器件，以提高产品性能、缩小产品体积、降低产品消耗；区别之 二就是广泛运用现代计算机技术，以提高电子设计自动化程度，缩短开发周期，提 高产品的竞争力。随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、 国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工 作中 EDA 技术的含量正以惊人的速度上升；电子类的高新技术项目的开发也依赖于 EDA 技术的应用。即使是普通的电子产品的开发，EDA 技术也常常使一些原来的技术 瓶颈得以轻松突破从而使产品的开发周期大为收缩、性能价格比大幅提高。不言而 喻，EDA 技术将迅速成为电子设计领域中的极其重要的组成部分。电子设计专家认 为单片机时代已经结束，未来将是 EDA 的时代这是极具深刻洞察力的明世之言。随 着微电子技术的飞速进步，电子学进入了一个崭新的时代。其特征是电子技术的应 用以空前规模和速度渗透到各个行业。各行业对自己专用集成电路（ASIC）的设计 要求日趋迫切。现场可编程器件的广泛应用为各行业的电子系统设计工程师自行开 发本行业专用的 ASIC 提供了技术和物质条件。与单片机系统开发相比，利用 EDA 技 术对 FPGA/CPLD 的开发通常是一种借助于软件方式的纯硬件开发可以通过这种途径 进行专用 ASIC 开发，而最终的 ASIC 芯片可以是 FPGA/CPLD 也可以是专制的门阵列 掩模芯片。FPGA/CPLD 起到了硬件仿真 ASIC 芯片的作用。 CPLD 是一种新型的高密度大规模可编程逻辑器件，它具有门阵列的高密度和 PLD 器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最 大特点是可通过软件编程对其器件的结构和工作方式进行重构，能随时进行设计调 整而满足产品升级，使得硬件的设计可以如软件设计一样方便快捷，从而改变了传 统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计概念，使电子 设计的技术操作和系统构成在整体上发生了质的飞跃。 CPLD 可编程器件可利用计 东华理工学院毕业设计（论文） CPLD 简介 4 算机软件的方式对目标期进行设计，而以硬件的形式实现。在设计过程中既定的系 统功能，可根据需要随时改变器件的内部逻辑功能和管脚的信号方式，借助于大规 模集成的 CPLD 和高效的设计软件，用户不仅可通过直接对芯片结构的设计实现多种 数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板 设计的工作量及难度，同时，这种基于可编程芯片的设计方法，缩小了系统的体积， 提高了系统的可靠性。EDA（电子设计自动化）技术就是以计算机为工具，在 EDA 软 件平台上，对硬件语言 VHDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑 编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、 逻辑映射和编程下载等工作（文本选用的开发工具为 Altera 公司的 MAX+PLUSII）。 EDA 的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的 系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模电子系统设计 的自动化程度。 选择 CPLD 芯片的优势有：首先在中小规模范围，其价格较便宜，能直接用于 系统。各系列的 CPLD 器件的逻辑规模覆盖面属中小规模，有很宽的可选范围，产品 上市速度快，市场风险小；其次开发 CPLD 的 EDA 软件比较容易得到，CPLD 编程后 即可固定下载逻辑功能，使用方便，电路简单；再次 CPLD 中有专门的布线区和许多 块，无论实现什么样的逻辑功能，或采用怎样的布线方式，引脚至引脚间的信号延 时几乎是固定的，与逻辑设计无关，这种特性使得设计调试比较简单，逻辑设计中 的毛刺现象比较容易处理，廉价的 CPLD 就能获得比较高速的性能。 东华理工学院毕业设计（论文） 数字频率计的测量原 理 5 第二章 数字频率计的测量原理 常用的信号频率测量方法有两种：测频法和测周法，现分别介绍如下： 2.1 测频法 计 锁 译码 显示 Fx 整 Fxe 与 数 存 形 门 器 器 电路 电路 锁存脉冲信号 清零脉冲信号 控 制 电 路 闸门控制信号 图 2-1 测频法原理框图 图 2-1 是测频法的原理框图。由控制电路产生测频所需的闸门信号，清零脉冲 信号和锁存脉冲信号。当闸门信号为高电平时，被测信号经过整形后送到与门并且 作为计数器的脉冲，计数器开始计数；当闸门信号为低电平时，与门被封锁，计数 器停止计数。如果闸门宽度为 1 秒，则闸门时间内计数器的计数值即为被测信号 的频率；如果闸门宽度为 0.1 秒，则闸门时间内计数器的计数值为被测信号频率的 10 倍，相当于频率计的量程扩大了 10 倍（10 挡），闸门的时间越短，所测的 频率越高。改变闸门宽度可以改变频率计的量程，闸门宽度越小，频率计的量程越 大。 为了保证测频准确，在每次闸门信号开通前必须让计数器处在零状态，保证计 数器每次都从零开始计数。因此，在闸门信号变为高电平前，必须给计数器提供一 个清零脉冲信号。 东华理工学院毕业设计（论文） 数字频率计的测量原 理 6 如果计数器的输出直接连接译码显示电路，则在闸门信号高电平期间，频率 计的显示随着计数值的增加不断变化，不断闪烁，人眼难以分辨。为了防止这种现 象，在计数器和显示、译码之间增加一级锁存电路。当计数器停止计数后（闸门信 号由高变低后），才将计数值锁存并送给译码显示电路。同时，为了防止显示闪烁， 锁存信号的周期必须大于人眼的视觉暂留时间。 测频法的理论误差分析可以采用对照法。设标准频率信号为 Fs，被测频率信 号为 Fx, 经整形后的被测信号频率为 Fxe。 若在一次闸门时间内对被测信号计数值为 Nx，对标准频率信号的计数值为 Ns，则下式成立： Fx/Nx=Fs/Ns （1-1） 由此可推得： Fx=( Nx /Ns)Fs （1-2） 其误差分析如下： 在一次测量中，由于 Fx 计数的起停时间都是由该信号的上跳沿触发的，在闸 门时间内对 Fx 的计数 Nx 无误差；而在此时间内 Fs 的计数 Ns 最多相差一个脉冲， 即|et|1，则下式成立 Fx/Nx=Fs/Ns （1-1） Fxe/Nx=Fs/(Ns+et) （1-3） 由此可分别推得： Fx=( Nx /Ns)Fs （1-2） Fxe= Nx /(Ns+et)Fs （1-4） 根据相对误差公式有： Fxe/Fxe=|Fxe-Fx|/Fxe （1-5） 将（1-2）、（1-4）两式代入式（1-5）并整理得： Fxs/Fxe=|et|/Ns （1-6） 东华理工学院毕业设计（论文） 数字频率计的测量原 理 7 |et|1 |et|/Ns1/Ns （1-7） 即 |=Fxe/Fxe1/Ns （1-8） 由上式可以得出以下的结论： 测量频率的相对误差与被测信号频率的大小 无关，仅与闸门时间和标准信号频率有关。测频法有个缺点：在同样的闸门信号下， 被测信号的频率和测量误差成反比。例如，闸门时间为 1 秒，则其频率的绝对误差 为1HZ，当被测信号频率为 2HZ 时，其频率相对误差最大可达1/2=50%；当被 测信号频率为 200HZ 时，其测频相对误差最大可达到1/200=0.5%。为了改变测 频法对低频信号测量误差大的缺点，可采取两种办法：一是增加闸门宽度。如把闸 门宽度增为 10 秒时，则其测频绝对误差为 0.1HZ，对 2HZ 的被测信号，其测 频相对误差为0.1/2=5%，与 1 秒闸门宽度相比其相对误差减少了 10 倍。若要求对 2HZ 的被测信号的频率测量误差控制在0.1%以内，则闸门时间必须长达 500 秒。 此时，频率计的响应时间会长得难以忍受。提高低频信号测量精度的另一种常用的、 十分有效的方法是周期测量法。 2.2 测周法 为了保证低频信号（频率在几十 Hz 以下）的测频精度，最有效，方便的方法 是周期测量法。首先测出被测信号的周期 Tx，然后经过倒数运算得到信号频率 Fx=1/Tx。测周法的电路与测频法基本相同，原理及其误差的表达式也都是相似的。 它将被测信号当作闸门信号，标准频率信号当作计数脉冲信号。在被测信号为高电 平的时间内，测量标准频率信号的脉冲个数。若标准频率信号的周期为 Ts，计数 结果为 N，则被测信号脉宽为 N*Ts，最大绝对误差为Ts，被测信号的频率为 0.5/（N*Ts）（假定被测信号的占空比为 50%）。标准频率信号频率越高，测量 误差越小。如果要在不提高标准信号频率的基础上增加测量精度，可先对被测信号 分频，通过增长闸门时间来增加计数值 N。 2.3 测频法和测周法的比较 东华理工学院毕业设计（论文） 数字频率计的测量原 理 8 测频法和测周法从信号的流通路径来说完全不同。采用测频法时，标准时间 由内部时钟基准即晶体振荡器产生。一般选用高精确度的晶振，并采取抗干扰措施 稳定触发器的触发电平，这样使标准时间误差小到可以忽略。测频误差主要决定于 量化误差（即1 误差）。采用测量周期法时，信号的流通路径 与测频时完全 相反。这时内部的基准信号在闸门时间信号控制下通过与门后，进入计数器。闸门 时间信号则由被测信号经整形产生，它的宽度不仅决定于被测信号周期 T，还与 被测信号幅度、波形陡直程度以及叠加噪声情况等有关，而这些因素在测量过程 中是无法预先知道的，因此测周法的误差因素要比测频法时要多。 在实际应用中，为了提高测量精度，可将测频法和测周法混合使用，低频时采 用测周法，高频时采用测频法。 东华理工学院毕业设计（论文） 频率计的总体设 计 9 第三章 频率计的总体设计 3.1 设计任务和要求 设计一个 8 位十进制数字频率计，具体任务和要求如下： 1. 设计 8 位十进制数字频率计，采用 CPLD 芯片实现； 2. 顶层和底层文件均采用 VHDL 语言编写； 3. 测量频率范围1Hz10MHZ,可分为 1KHZ，10KHZ，100KHZ，1MHZ，10MHZ 五档频率段； 4 . 测频精度要求全域误差0.01； 5. 频率显示由 8 个七段译码数码管实现,且数字显示采用记忆方式； 6. 设计要求测频量程可以自动转换； 7. 本设计的重点要求采用测频法测量信号的频率及占空比。 3.2 模块设计 3.2.1 模块分析与设置 由于CPLD是一种集成度很高并且可由用户定制的数字芯片，因此上述系统功能 都能用一块芯片来实现。这种单芯片的实现方式不仅可减少系统的硬件数量，减小 系统体积，增强系统可靠性、稳定性，同时还可提高系统的运行速度，方便系统维 护与改进。 由于数字频率计是一个需对数字信号进行测量和显示的系统，因此它需要设置 控制电路、计数电路、锁存电路和译码显示电路等。控制电路的功能是对计数电路、 锁存电路和译码显示电路进行工作和时序的控制。其控制要求为：先使计数电路在 1s内进行计数，接着在下一个1s内锁存计数的结果，然后再将锁存的数据进行译码 和显示。在第一个测量显示周期结束后，控制电路将再次发出控制信号，先对功能 电路清零，然后使系统开始第二个测量周期的工作。 计数电路是对被测频率信号进行频率计数测量的主功能电路。根据频率的定义 和测频的基本原理，测量信号频率必须由一个脉宽为1s的对输入信号脉冲计数的允 东华理工学院毕业设计（论文） 频率计的总体设 计 10 许信号，其测量结果为输入信号在1s内的脉冲个数，即输入信号的频率。由于被测 信号频率是未知的，因此用计数电路测量时。一般使用多个输出为BCD码的十进制计 数器。此计数器从个位开始到高位分别进行计数，使低位计数器的溢出位与高位计 数器的输入时钟位相连。从计数器电路结构可知，该电路输出信号是由低位到高位 的多位十进制数，用来分别表示被测信号的个、十、百、千 等位的数值。位数 越高频率测量的范围也越宽，此测量范围由计数电路内部的十进制计数器的个数来 决定。 锁存电路的主要功能是对计数器计数输出的数据进行锁定保存。即使在前级计 数电路的计数器清零以后，锁存器依然有保存的数据存在。不会造成数据的丢失。 锁存电路中的锁存器是对单个十进制计数器数据进行保存，因此锁存器的个数由前 一级计数电路的十进制计数器的个数决定。 译码显示电路由译码器和显示器构成，译码器的功能是，将锁存器保存并输出 的BCD码表示的十进制数进行译码和转换，将其转换为能直接驱动数码管显示与其对 应的十进制数字字符的输出信号。显示器由数码管电路构成。由于被测信号可能具 有多个位数的频率，因此需要多个数码管对其进行显示。数码管的个数可根据频率 测量范围决定。若采用动态显示模式驱动数码管，则可使数码管依次显示个、十、 百、千等位的数字。若显示的循环频率足够高，则看到的依然是多个数码管同 时显示。采用动态显示模式可减少单个数码管的工作时间，亦可将动态显示电路和 译码电路结合在一起，减小系统译码电路的规模。 3.2.2 频率计模块结构框图 在硬件电路设计时，可先将CPLD的内部电路分为控制、计数、锁存及译码四个 电路模块分别进行设计，然后再将这四个电路模块有机地结合成一个能完成测频功 能并具有显示输出信号的整体系统。 东华理工学院毕业设计（论文） 频率计的总体设 计 11 图 3-1 频率计模块结构框图 当被测信号输入时，脉冲发生器提供的 1Hz 的输入信号,经过测频控制信号发 生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩 形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器 中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换 成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看 到计数结果。 东华理工学院毕业设计（论文） 频率计的总体设 计 12 3.2.3 数字频率计模块设计 图 3-2 8 位十进制数字频率计逻辑图 CPLD8位十进制数字频率计逻辑图如图3-2所示。由图可知，系统电路是根据各 电路模块之间的信号传输关系，将控制、计数、锁存、译码等电路模块相互连接成 的一个整体的电路系统。虽然这个电路系统较为复杂，但是也能将它写入到一片 CPLD芯片中。若CPLD芯片外接数码管显示电路、能提供周期为1s参照信号的晶振电 路及分频电路，即可构成一个完整的数字频率计。 3.2.3.1 控制电路模块 为实现系统功能，控制电路模块需输出三个信号：一是控制计数器允许对被测 信号计数的信号 TSTEN；二是将前一秒计数器的计数值存入锁存信号 LOAD；三是 为下一个周期计数做准备的计数器清零信号 CLR_CNT，控制电路模块见图 3-3。 东华理工学院毕业设计（论文） 频率计的总体设 计 13 图3-3 控制电路模块 控制模块 TESTCTL 的计数使能信号 TSTEN 能产生一个 1S 脉宽的周期信号， 并对频率计的每一计数器 CNT10 的 ENA 进行同步控制。当 TSTEN 高电平时，允 许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一 个锁存信号 LOAD 的上跳沿将计数器在前 1S 的计数值锁存进 32 位锁存器 REG32B 中，并由外部的 8 段译码器译出并稳定显示。锁存信号之后，必须有一清零信号 CLR_CNT 对计数器进行清零，为下一秒的计数操作做准备。测频控制信号发生器 的工作时序图如图 3-6 所示。为了产生这个时序图，需首先建立一个由 D 触发器构 成的二分频器，在每次时钟 CLK 上升沿到来时其值翻转。其中控制信号时钟 CLK 的频率取 1Hz，而信号 TSTEN 的脉宽恰好为 1S，可以用作闸门信号。此时，根据 测频的时序要求，可得出信号 LOAD 和 CLR_CNT 的逻辑描述。由图 3-4 可见，在 计数完成后，即计数使能信号 TSTEN 在 1S 的高电平后，利用其反相值的上跳沿产 生有个锁定信号 LOAD，0.5S 后，CLR_CNT 产生一个清零信号上跳沿. 图 3-4 测频控制信号发生器工作时序 3.2.3.2 计数电路模块 计数电路模块将对输入信号进行十进制计数。它虽然由多个十进制计数器组成， 但采用CPLD后，设计时只要先制作一个单个的十进制计数器，然后再将多个结构相 东华理工学院毕业设计（论文） 频率计的总体设 计 14 同的单个十进制计数器在CPLD内部进行连接就可组合成为一个完整的计数电路模块。 为实现系统功能，十进制计数器需要设置三个输入端：即被测信号输人端CLK、计数 器状态清零端CLR,计数器时钟使能端ENA,用于锁定计数值,当高电平时允许计数,低 电平时禁止读数。需要设置四个输出端，即CQ0、CQ1、CQ2和CQ3，并由这四个输出 端输出4位2进制代码来表示十进制数。同时，还需要设置进位输出端CARRY_OUT。设 置进位输出端CARRY_OUT是因为单个十进制计数器只能表示被测信号频率在个、十、 百、千等位中的一个数位的数据。测量频率信号是从个位计数器开始计数的，被测 信号变化一次，个位计数器输出加1。当被测信号变化10次时，个位计数器输出为 0，而十位计数器输出加1。当十位计数器计数1O次时，十位计数器输出为0，而百位 计数器输出加1。依次类推，直至千位、万位或更高位。需要说明，上述十进制计数 器都是满1O进1，且进位时计数器清零并重新计数。计数电路模块中的单个计数器符 号及端口功能如图3-5所示，其仿真波形见图3-6。 图3-5 计数电路模块 图3-6 计数器工作时序图 东华理工学院毕业设计（论文） 频率计的总体设 计 15 3.2.3.3 锁存电路模块 锁存电路模块可使系统显示电路的工作稳定而可靠，避免计数电路模块清零时 引起显示闪烁的现象。锁存电路模块是由一个锁存器组成。此锁存器是用来锁存与 其相连的计数器的输出数据。由于锁存器锁存的是32位BCD码表示的十进制数，锁存 器需设置三十二个数据输人端：即DIN310，并由它们输人计数器的计数值。需 设置一个使锁存器工作的使能端LOAD。还需设置32个锁存数据的输出端：即 DOUT310。 锁存电路模块中锁存器的符号及端口功能如图3-7所示，其仿真波形见图3-8。 图3-7 锁存电路模块 图3-8 锁存器工作时序图 3.2.3.4 译码电路模块 译码电路模块可对表示十进制数的4位2进制代码进行编码，此模块可直接连接 数码管驱动器，从而驱动数码管显示相应的0-9字符。它只需要先设计一个单个的译 东华理工学院毕业设计（论文） 频率计的总体设 计 16 码器，然后通过连接组合就可构成系统的译码电路模块，从而实现系统的译码功能。 为实现系统的功能，单个译码器需要设置4个数据输入端：即D0、D1、D2和D3，并由 这些端口输入锁存电路模块输出的BCD码。需要设置8个输出端：即 Y0、Y1、Y2、Y3、Y4、Y5、Y6和Y7，它们分别连接8段数码管的8个显示输入端。译 码电路模块中单个译码器符号及端口功能如图3-9所示。 图3-9 译码电路模块 3.3 软件设计 采用 VHDL 描述数字频率计的电路时，根据数字频率计系统顶层电路图，按照 自顶向下的设计思路，编写各个模块的 VHDL 源程序，最后再对各个模块进行组合， 编写顶层描述的 VHDL 源程序，由于篇幅所限，本文仅介绍数字频率计顶层描述的 源程序，各个模块的 VHDL 源程序编写较为简单，可以根据各自的功能，相应地写 出。8 位数字频率计的顶层描述 VHDL 源程序见附表。 东华理工学院毕业设计（论文） 频率计的调试及实现 17 第四章 频率计的调试及实现 软件设计可采用工具软件 MAX+PLUS II，用该工具软件所支持的语言硬件 描述语言 VHDL，以文本的方式进行编程输入。在编程时分别对控制、计数、锁存、 译码等电路模块进行 VHDL 文本描述，使每个电路模块以及器件都以文本的形式出现， 然后通过编译、波形分析、仿真、调试来完善每个器件的功能。单个器件制作完成 后，然后将它们生成库文件，并产生相应的符号，最后用语言将各个已生成库文件 的器件的各个端口连接在一起，从而形成了系统主电路的软件结构。在连接器件时， 也可以采用图形输入方式，即在图形输入界面中调出先制作好的库文件器件符号， 再将每个器件符号的各端口直接连线，从而构成系统主电路。在上述工作的基础上， 再进行波形分析、仿真调试便完成整个软件设计。 硬件电路的制作先要选定CPLD芯片，这样才能将软件设计完成后所形成的文 件设置成当前的设计项目。实际设计时，是先进行硬件电路设计，接着在软件设计 中进行芯片选择、管脚锁定和将主电路的输人输出口与硬件的管脚相连，然后进行 电路编译，并通过与计算机相连的下载电缆将编译的程序下载到CPLD芯片中。此时， CPLD芯片的内部就形成了能完成本系统主电路功能的电路，而外部的管脚则设定了 输人输出端口。最后再将外围功能电路进行连接，就形成了整个频率计电路系统。 本系统所选用的CPLD芯片型号为EPM7128SLC84-15。如若增加频率测量范围， 则可用软件在CPLD主电路中增加计数器、锁存器、译码器的个数、适当设置输出显 示格式即可。采用CPLD芯片后，使系统电路具有适应性强、节约硬件和主电路内部 无需连线等优点。 东华理工学院毕业设计（论文） 结论 18 第五章 结 论 本次毕业设计，我对 CPLD 实现 8 位十进制数字频率计有了较深的理解。在这 次设计的过程中也遇到了不少的问题，如刚开始时，锁存电路模块设计太复杂，用 了 8 个 4 位锁存器，后来通过老师的讲解改用了 32 位锁存器，感觉方便多了。还有 对计数电路模块计数器的设计考虑不全面，譬如输入端的状态清零端没设计进去， 导致显示 LED 数码管显示的数据一直不变。特别是利用 EDA 软件 MAX-PLUS实 现时序模拟仿真、下载管脚分配等已经比较生疏了,手忙脚乱中常出错，多亏老师和 同学的帮助。已经总之在设计期间，通过黄老师的认真指导、同学的热情帮助和自 己的缜密的思考，所有的问题都迎刃而解了。经过这次毕业设计，我觉得自己学到 了不少东西。归纳起来，主要有以下几点： 1. 大学四年多的时间都是在学习理论基础知识，并未真正地去应用和时间。动 手能力不是很强。经过这次毕业设计，我接触到了很多平时没有接触到的仪器和设 备、元器件以及相关的使用调试经验，发现了自己很多不足之处。我还体会到了所 学理论知识的重要性：知识掌握得越多，设计得就更全面、更顺利、更好。 2. 了解进行一项相对比较大型的科技设计所必不可少的几个阶段。毕业设计能 够从理论设计和工程实践相结合、巩固基础知识与培养创新意识相结合、个人作用 和集体协作相结合等方面全面的培养学生的全面素质。我经过这次系统的毕业设计， 熟悉了对一项课题进行研究、设计和实验的详细过程。这些在我们在将来的工作和 学习当中都会有很大的帮助。 3. 学会了怎样查阅资料和利用工具书。平时课堂上所学习的知识大多比较陈旧， 作为电子工程学生，由于专业特点自己更要积极查阅当前的最新资料。一个人不可 能什么都学过，什么都懂，因此，当你在设计过程中需要用一些不曾学过的东西时， 就要有针对性地查找资料，然后加以吸收利用，以提高自己的应用能力，而且还能 增长自己见识，补充最新的专业知识。 4. 实践能力得到了进一步提高，在调试过程中积累了一些经验。 东华理工学院毕业设计（论文） 结论 19 5. 毕业设计对以前学过的理论知识起到了回顾作用，并对其加以进一步的消化 和巩固。 6. 毕业设计培养了严肃认真和实事求是的科学态度。而且培养了吃苦耐劳的精 神以及的工程意识，同学之间的友谊互助也充分地在毕业设计当中体现出来了。 东华理工学院毕业设计（论文） 致谢 20 致 谢 在这里，我要感谢我的指导老师黄乡生老师，他在繁忙的教学和工作的同时给 予我很多的帮助和指导，并为我提供了良好的实验条件；而且黄老师严谨的治学态 度、求实的工作作风、渊博的专业知识、学术上的严格要求都给我留下了深刻的印 象。 最后，还要特别感谢在此期间和我一起合作、共同探讨设计课题的韦磊同学。 东华理工学院毕业设计（论文） 参考文献 21 参考文献 1 杨刚，龙海燕.现代电子技术VHDL 与数字系统设计M.北京：电子工业出 版社，2004 2 顾斌，赵明忠，姜志鹏，马才根.数字电路 EDA 设计.西安M.西安电子科技大 学出版社，2004 3 王道宪.CPLD/FPGA 可编程器件应用与开发M.北京：国防工业出版社，2003 4 谢煌，黄为.基于 VHDL 语言设计频率计J.北京：现代电子技术，2003，14 5 武卫华，陈德宏.基于 EDA 技术的数字频率计芯片化的实现J.电测与仪表， 2004，4 6 卢毅等.VHDL 与数字电路设计M.北京：科学院，2001 7 潘松.VHDL 实用教程M.成都：电子科技大学出版社，2000 8 徐志军.大规模可编程逻辑器件及其应用M.成都：电子科技大学出版社， 2000 9 候伯华.数字系统设计基础M.西安电子科技大学出版社，2000 10 张亦华等.数字电路 EDA 入门-VHDL 程序实例集M.北京：北京邮电大学出 版社，2003 11 高鹏等.基于 CPLD 的可编程数字频率计的设计J.电子世界 2001，4 12 潘明.基于复杂可编程逻辑器件的数字频率计设计J.电子世界 2001，11 13 杜玉远.基于 top-down 方法的数字频率计的设计与实现J. 电子世界. 2004，5 14 15 16 东华理工学院毕业论文（设计） 附录 22 附 录 VHDL 源程序 1）有时钟使能的十进制计数器的源程序 CNT10.VHD LIBRARY IEEE； USE IEEE.STD_LO