毕业设计（论文）-基于FPGA的多波形发生器.doc

桂林电子科技大学毕业设计（论文）报告用纸 第 32 页 共 32 页引言在通信系统的科研实验中，常常需要用到多种不同频率和相位的信号，如正弦波、三角波、方波和锯齿波等，因此多波形信号发生器的应用十分广泛。传统的波形发生器多采用模拟分立元件实现，产生的波形种类要受到电路硬件的限制，体积大，灵活性和稳定性也相对较差。近年来，以数字技术为基础的波形发生器得到了飞速的发展，性能指标都达到了一个新的水平。现场可编程门阵列器件具有容量大、运算速度快、现场可编程等优点，使得许多复杂的电路有了新的实现途径，越来越被广泛地应用到实际系统中。本文参考直接数字频率合成原理，利用Max-PIUSII软件和Matlab数学工具，基于FPGA配合相应外围器件实现多波形信号发生器，电路结构简单、易于扩展，具有极大的灵活性和方便性。实现的多波形发生器可产生正弦波、三角波、锯齿波和方波等信号，输出信号频率在0 Hz一100KHz范围内可调。全套设计加扣3012250582 1 设计任务设计一基于FPGA的多波形发生器。设计目标为，可以实现稳定的正弦波、三角波、方波的输出，输出频率范围：1Hz100KHz，且频率可调（步进1Hz）。2 设计思路及原理DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。市场上目前专用的DDS芯片种类比较多，虽然他们的输出频率高、输出波形好，但是输出波形比较单一，一般只有正弦(余弦)波和方波；另外专用DDS芯片的输入已经固定，当需要一个变化灵活的频率或相位时，可能无法通过这些输入信息达到要求；这些都限制了专用DDS芯片的使用范围。而用FPGA实现的DDS电路则不一样，由于波形信息存储在RoM 中，可以通过改变RoM中的存储内容达到实现不同波形的要求。同样波形是和频率、相位有关系的，因此也可以通过修改ROM 中的波形数据来实现比较灵活的频率和相位要求。另外专用DDS芯片的功耗大，价格高，相比而言用FPGA 实现的电路在这些方面同样具有很大的优势。而且由于FPGA自身的特点，能够很容易在FPGA内部生成多个基本模块，从而开发出功能强大的芯片。另外FLEX1OK器件还提供了可供选择的时钟锁定和时钟自举电路，这两种电路中均含有用来提高设计速度和减少资源占用的锁相环，可以支持高速设计。通过MAX+PLUS I或者QUARTUS软件可以调用FPGA 的内部模块或者VHDL语言设计电路，使电路的设计、修改变得简单方便2.1 DDS工作原理及原理框图直接数字频率合成（DDS）技术是60年代末出现的第三代频率合成技术，以Nyquist时域采样定理为基础，在时域中进行频率合成。DDS具有相对带宽很宽，频率转换时间极短（可小于20ns），频率分辨率可以做到很高（典型值为0.001Hz）等优点；另外，全数字化结构便于集成，输出相位连续，频率、相位、幅度都可以实现程控，通过更换波形数据可以轻易实现任意波形功能。总的来说，新一代的直接数字频率合成器采用全数字的方式实现频率合成，与传统的频率合成技术相比，具有以下特点：（1）频率转换快。直接数字频率合成是一个开环系统，无任何反馈环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。（2）频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随机位累加器的位数的增长而呈指数增长。分辨率高达Hz。（3）相位连续。DDS在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。（4）相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。（5）控制容易、稳定可靠。高集成度、高速和高可靠是FPGA/CPLD最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题。CPLD/FPGA的高可靠性还表现在，几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。所以，采用FPGA来实现DDS有明显的好处。2.2 具体工作过程图2-1 DDS结构上图所示是一个基于的DDS电路的工作原理框图DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路，幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的频率周期。DDS输出信号的频率由下式给定： （2-1）假定基准时钟为，累加器为24位，则再假定X=1000000Mhz,则 可见，通过设定相位累加器位数、频率控制字X和基准时钟的值，就可以产生任意频率的输出。DDS的频率分辨率定义为：Fout=Fclk/Y (2-2)由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。如上面的例子，相位累加器为24位，那么频率分辨率就可以认为是24位。位数越多，分频率越高。3 系统电路的设计及原理3.1 系统原理用 FP GA 实现多波形信号发生器基于直接数字频率合成技术。图1以正弦输出为例，概括了直接数字频率合成器的结构和原理。图1中频率控制字和相位控制字分别控制DDS输出波形的频率和相位。DDS系统的核心是N bit相位累加器。相位累加器以频率控制字为步长进行地址抽取，以参考时钟周期为采样率，产生待合成信号的数字化相位取样值。随后通过查表变换，数字相位取样值被转化为信号波形的数字幅度序列，再由数/模变换器(DAC)将代表波形幅度的数字序列转化为模拟电压，最后经由低通滤波器将DAC输出的阶梯状波形平滑为所需的连续波形。若频率控制字设为K，相位累加器为N位，参考时钟频率fc，则输出频率为 （3-1）最小频率分辨率为 （3-2）DDS的输出频率下限对应于频率控制字K=0的情形，即fout=0根据奈奎斯特抽样定律，DDS的输出上限频率为时钟频率的1/2，即 （3-3）但由于实际输出低通滤波器的非理想特性，工程上可实现的频率上限为 （3-4）即若参考频率为fc, DDS的输出频率范围是02/5fc。由于 DDS的模块化结构，其输出波形由波形查找表中的数据来决定，因此，只需改变查找表中的数据，即可以方便地利用DDS产生出正弦波之外的其他波形，如余弦波、方波、三角波、锯齿波甚至调频、调相波以及带限的噪声信号。系统总框图如（图3-1）所示。图3-1 系统整体框图3.2 各模块具体实现原理分析和说明3.2.1 外围电路FPGA的外围电路如（图3-2）所示 图3-2 FPGA的外围电路单片机是用来控制整个电路的，他负责输入FPGA的频率、相位信息，对键盘和显示模块的控制。键盘用来输入需要的频率和相位信息，经单片机再输入FPGA。显示模块用来显示输入的频率、相位信息以及输出频率等状态。DAC用来将FPGA输出的数字信息转换成模拟信息。LPF滤除不必要的频率，使波形更加平滑。3.2.2 频率控制模块 这一模块是由FPGA实现的，FPGA完成相位累加器的功能，而频率控制字X是由外部拨码开关给出的。 相位累加器（见图3-3）是实现DDS的核心，它由一个N位字长的二进制加法器和一个固定时钟脉冲取样的N位相位寄存器组成。相位寄存器的输出与加法器的一个输入端在 fcN位相位寄存器N位加法器 频率控制字X 输出序列N图3-3 相位累加器结构内部相连，加法器的另一个输入端是外部输入的频率控制字X。这样，在每个时钟到达时，相位寄存器采样上个时钟周期内相位寄存器的值与频率控制字X之和，并作为相位累加器在这一时钟周期的输出。频率控制字X决定了相应的相位增量，相位累加器则不断地对该相位增量进行线性累加，当相位累加器积满两时就会产生一次溢出，从而完成一个周期性的动作，这个动作周期即是DDS合成信号的一个频率周期。于是，输出信号波形的频率表示式为 （3-5）由该式可知，输出信号频率主要取决于频率控制字X，当X增大时，可以不断的增高，由抽样定理，最高输出频率不得大于/2，而根据实验所得，实际工作频率小于/3时较为合适。由于受到FPGA芯片资源限制，所能达到的频率不是很高，范围也不是很广。根据设计目标，决定取=51200Hz，选取4.096MHz有源晶振，经过80分频，得到基准频率为51200Hz。N为9位。这样，频率分辨率为可以达到的最高最佳频率为51200/317KHz。另外Altera还在它们公司的VHDL设计平台MAX +PLU S上提供了LPM_ADD_SUB核和LPM_DFF核,利用MAX+PLUS综合可以自动编译包含LPM_ADD_SUB和LPM_DFF元件的文件,本设计利用LPM_ADD_SUB核以及LPM_DFF核在FPGA上实现相位累加器。3.2.3 ROM查找表设计FPGA 的结构是由基于半定制门陈列的设计思想而得到的。从本质上讲, FPGA是一种比半定制还方便的ASIC 设计技术。FPGA的结构主要分为三部分: 可编程逻辑块、可编程IO 模块、可编程内部连线。可编程逻辑块的构造主要有两种类型: 即基于查找表的结构类型和基于乘积项的结构类型。查找表型FPGA的可编程逻辑单元是由功能为查找表的SRAM构成逻辑函数发生器, 实现与其它功能块的可编程连接。在此,选用FLEX10K系列FPGA作为目标芯片,FLEX10K系列是Altera 公司于1995年推出的产品,它的集成度达到了10 万门,而且在FPGA 中首次集成了嵌入式存储器块的芯片。它是查找表型FPGA , 由输入-输出控制模块( IOC )、嵌入式阵列块(EAB )、逻辑阵列块(LAB ) 和快速通道( FASTTRACK) 构成。其中EAB是一种输入输出端带有寄存器的非常灵活的RAM ,它既可以用来作为存储器使用,也可以用来实现逻辑功能。每一个EAB有容量为2048位的RAM , 可配置为存储器或逻辑函数,FLEX10K系列中不同型号的芯片其中包含的EAB的数目不同, FLEX10K10有3个EAB。另外Altera还在它们公司的VHDL设计平台MAX +PLU S上提供了LPM ROM 核,利用MAX+PLUS综合可以自动编译包含LPM ROM元件的文件, 在FLEX10K10的EAB上产生ROM功能。本设计利用LPM ROM核预置正弦查找表在FPGA上。LPM 2ROM 核简介:输入端口: address ROM 的地址信号；输出端口: q ROM 的输出数据。具体参数:LPM_WIDTH: 输出数据的宽度(1 64 任选)；LPM_WIDTHAD: 输入地址的宽度(1 12任选)；LPM_FILE: 存储器初始化文件名(. m if or . hex)。本设计中各参数设置如下：LPM_WIDTH: =8；LPM_WIDTHAD=9； LPM_OUTDATA=”UNREGISTERED”；LPM_ADDRESS_CONTROL=UNREGISTERED；其中LPM_FILE的“.mif”中存放正弦的值,可由文本形式生成,也可由高级语言如C语言生成。ROM查找表在整个设计中是一个比较重要的部分。为了保证波形的平滑，设计时可将一个周期分为512个点。但是，点数太多时，用文本方式输入可能有很多困难。因此，应当用C语言描述正弦方程式，最后再将其转化为所需的mif文件。下面是用TC来在512.mif文件里产生512个点的正弦波数据的源程序：#include#includemath.hint main() int s;int i;FILE *fp;fp=fopen(512.mif,r+);fprintf(fp, - MAX+plus II - generated Memory Initialization Filen );fprintf(fp, - By 00022809nnnnn);fprintf(fp,WIDTH=8;nn);fprintf(fp,DEPTH=512;nn);fprintf(fp,ADDRESS_RADIX=HEX;nn);fprintf(fp,DATA_RADIX=HEX;nn);fprintf(fp,CONTENT BEGINn);for(i=0;i1000次）ISP Flash ROM4.5-5.5V工作电压时钟频率0-33MHz128x8bit内部RAM低功耗空闲和省电模式3级加密位软件设置空闲和省电功能双数据寄存器指针（2）管脚说明： VCC：供电电压。 GND：接地。 P0口：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL门电流。当P1口的管脚第一次写1时，被定义为高阻输入。P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0输出原码，此时P0外部必须被拉高。 P1口：P1口是一个内部提供上拉电阻的8位双向I/O口，P1口缓冲器能接收输出4TTL门电流。P1口管脚写入1后，被内部上拉为高，可用作输入，P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在FLASH编程和校验时，P1口作为第八位地址接收。 P2口：P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时，P2口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。P2口在FLASH编程和校验时接收高八位地址信号和控制信号。 P3口：P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个TTL门电流。当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平，P3口将输出电流（ILL）这是由于上拉的缘故。P3口也可作为AT89C51的一些特殊功能口，如下表所示： 口管脚 备选功能 P3.0 RXD（串行输入口） P3.1 TXD（串行输出口） P3.2 /INT0（外部中断0） P3.3 /INT1（外部中断1） P3.4 T0（记时器0外部输入） P3.5 T1（记时器1外部输入） P3.6 /WR（外部数据存储器写选通） P3.7 /RD（外部数据存储器读选通） P3口同时为闪烁编程和编程校验接收一些控制信号。 RST：复位输入。当振荡器复位器件时，要保持RST脚两个机器周期的高电平时间。 ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的地位字节。在FLASH编程期间，此引脚用于输入编程脉冲。在平时，ALE端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的1/6。因此它可用作对外部输出的脉冲或用于定时目的。然而要注意的是：每当用作外部数据存储器时，将跳过一个ALE脉冲。如想禁止ALE的输出可在SFR8EH地址上置0。此时， ALE只有在执行MOVX，MOVC指令是ALE才起作用。另外，该引脚被略微拉高。如果微处理器在外部执行状态ALE禁止，置位无效。 /PSEN：外部程序存储器的选通信号。在由外部程序存储器取指期间，每个机器周期两次/PSEN有效。但在访问外部数据存储器时，这两次有效的/PSEN信号将不出现。 /EA/VPP：当/EA保持低电平时，则在此期间外部程序存储器（0000H-FFFFH），不管是否有内部程序存储器。注意加密方式1时，/EA将内部锁定为RESET；当/EA端保持高电平时，此间内部程序存储器。在FLASH编程期间，此引脚也用于施加12V编程电源（VPP）。 XTAL1：反向振荡放大器的输入及内部时钟工作电路的输入。 XTAL2：来自反向振荡器的输出。 （3）振荡器特性 XTAL1和XTAL2分别为反向放大器的输入和输出。该反向放大器可以配置为片内振荡器。石晶振荡和陶瓷振荡均可采用。如采用外部时钟源驱动器件，XTAL2应不接。有余输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求，但必须保证脉冲的高低电平要求的宽度。 （4）芯片擦除 整个PEROM阵列和三个锁定位的电擦除可通过正确的控制信号组合，并保持ALE管脚处于低电平10ms 来完成。在芯片擦操作中，代码阵列全被写“1”且在任何非空存储字节被重复编程以前，该操作必须被执行。 此外，AT89C51设有稳态逻辑，可以在低到零频率的条件下静态逻辑，支持两种软件可选的掉电模式。在闲置模式下，CPU停止工作。但RAM，定时器，计数器，串口和中断系统仍在工作。在掉电模式下，保存RAM的内容并且冻结振荡器，禁止所用其他芯片功能，直到下一个硬件复位为止。3.3.3 DAC0832芯片介绍（1）芯片简介。DAC0832是NSC公司（美国国家半导体公司）生产的8位DAC芯片，可直接与多种CPU总线连接而不必增加任何附加逻辑。DAC0830、DAC0831与它兼容，可以完全相互代换。DAC0832由两级数据缓冲器和D/A转换器组成，第一级数据缓冲器称为输入寄存器，第二级称为DAC寄存器，如（图3-10）所示。图3-10 DAC0832内部结构DAC0832各引脚的定义如下：D7D08位数据输入端。ILE允许输入锁存（输入），高电平有效。片选（输入），低电平有效。写信号1（输入），低电平有效。ILE、为输入寄存器的选通信号，当ILE、全部有效，LE1为高电平时，选通输入寄存器，数据总线D7D0上的输入数据进入输入寄存器；当ILE、不同时有效，LE1为低电平时，输入寄存器中原有数据被锁存。传送控制信号（输入），低电平有效。写信号2（输入），输入低电平有效。、为DAC寄存器的选通信号，当、同时有效时，LE2为高电平，选通DAC寄存器，输入寄存器中锁存的数据进入DAC寄存器；、不同时有效时，LE2为低电平，DAC寄存器中原有数据被锁存。模拟电流输出端1，它是逻辑电平为1的各位输出电流之和。模拟电流输出端2，它是逻辑电平为0的各位输出电流之和。+=常数。基准电压输入，+10V -10V，此电压越稳定模拟输出精度越高。反馈电阻引出端，DAC0832内部此端与端之间已集成一反馈内阻，其值为15K，所以可以直接接到外部运算放大器的输出端。电源电压，+5V +15V。AGND模拟地，芯片模拟信号接地点。DGND数字地，芯片数字信号接地点。必须注意的是：在使用DAC芯片和ADC芯片的电路中，必须正确处理地线和连接问题。电路中有两种芯片：一种是模拟电路芯片，如DAC、ADC、运算放大器等；另一种是数字电路芯片，如CPU、译码器、寄存器等。这两种芯片应由两个独立的电源分别供电。模拟地线和数字地线应该分开、模拟地和数字地应分别连接到系统的模拟地线和数字地线。在整个系统中仅有一个共地点，避免造成回路，防止数字信号通过数字地线干扰微弱的模拟信号。（2）DAC0832的工作方式。DAC0832有两级锁存器，因此有3种工作方式：双缓冲工作方式、单缓冲工作方式和直通工作方式。双缓冲工作方式，就是把DAC0832的输入寄存器和DAC寄存器都接成受控方式。CPU对DAC芯片的写操作分两步进行：第一步把数据写进输入寄存器，第二步把输入寄存器的内容写入DAC寄存器。双缓冲工作方式的优点是DAC0832的数据接收和启动转换异步进行。于是，可在D/A转换的同时进行下一数据的接收，可实现多个转换器的同时输出。单缓冲工作方式，就是使两个寄存器中一个处于直通状态，而另一个处于受控状态。这种方式可以减少一条输出指令，在不要求多个DAC同时进行D/A转换时普遍采用此种方式。当、和引脚全部接数字地，ILE引脚为高电平时，芯片就处于直通工作状态。8位数字量一旦达到D7D0输入端，便立即进行D/A转换。此种方式下，DAC0832不能直接和CPU的数据总线相连，故很少采用。由于本设计要求数据一到立即转换，因此，采用了此种工作方式。（3）DAC0832的输出方式。DAC0832为电流输出型D/A转换器，需要外接运算放大器进行电流电压变换才能得到模拟电压输出。输出方式有两种：单极性输出和双极性输出。单极性电压输出方式输出的电压极性是单一的，而双极性输出方式输出的电压极性是可变的，即有正有负。单极性输出时，在运算放大器的输出端就可以得到单极性模拟电压： （3-7）若参考电压为+5V，则当数字量从00HFFH变化时，对应的模拟电压输出范围是0V -5V。双极性电压输出方式需要两级运算放大器级联输出电压，输出电压与及第一级运算放大器输出的关系是： = （2+） （3-8）这时，当数字量从00H FFH变化时，对应的模拟电压输出范围是 5V +5V，显然，其分辨率较单极性输出降低一倍。 根据设计目标需要，本设计采用单极性电压输出方式。3.3.4其他的主要芯片两片DAC0832的电流-电压转换都采用了低温漂电压的运算放大器op07，OP07是一种高精度单片运算放大器，具有很低的输入失调电压和漂移。OP07的优良特性使它特别适合作前级放大器，放大微弱信号。使用OP07一般不用考虑调零和频率问题就能满足要求。主要特点： 低输入失调电压：75uV(最大) 低失调电压温漂：1.3uV/(最大) 低失调电压时漂：1.5uV/月(最大) 低噪声：0.6uV P-P(最大) 宽输入电压范围：14V 宽电源电压范围：3V18V4 FPGA部分VHDL仿真及说明 FPGA部分电路是整个电路设计系统中最主要的部分，所以其能否正常工作对整个系统的工作起关键作用。FPGA部分仿真主要是观察波形数据的值的输出是否正确和值输出的频率是否和预置的频率控制字相对应，在MAX+plus II的仿真文件.scf里对FPGA部分的电路进行了验证。由于外部有源晶振的频率为4.096MHz，故将.scf的option里的Grid size设置为244.1ns，即周期差不多是4.096MHz。运行仿真，得到的结果跟理论的结果几乎一样，因此，可以确定整个FPGA部分电路可以正常运行。仿真部分波形如（图4-1）所示。图4-1 DDS部分电路的仿真结果从图8的波形仿真结果中很难直观地看出DDS输出正弦波的情况。为了便于调试设计电路，我们可以利用计算机高级语言将MAX + plus II波形仿真结果转换为波形曲线，这就需要借助于MAX + plus II的表格文件（.tbl文件）。MAX + plus II的设计软件中的.tbl文件是纯文本文件，它包含了.scf文件或.wdf文件中的所有信息。.tbl文件的生成很简单，在MAX + plus II波形仿真结束后，打开.scf文件，然后从“File”菜单中选择“Create Table File”选项，就可产生.tbl文件。.tbl文件的基本结构可分为四大部分，其中第三部分和第四部分是最关键的，可从中获取仿真波形数据，并利用计算机高级语言处理这些数据，将其转换为直观的波形曲线。需要注意的是，每做一次MAX + plus II波形仿真，都要重新生成一次.tbl文件，以更新.tbl文件内的数据。经过 MaxplusII的综合与仿真，结果表明，能够实现多波形发生器的各个波形功能及不同精度要求。波形仿真后，在软件中观察.scf文件可以得到输出波形的数字幅度序列数据。为了直观的观察到输出波形，仍然借助Matlab工具，将仿真结果转换为波形曲线。在MaxplusIl中将仿真结果生成表格文件(.tb l文件)。在Matlab工具中，通过编写的一段m文件程序，读取表格文件中的相应数据信息，绘出电路的仿真波形曲线。以下给出具体的m文件(假设tbl文件的位置在d:dmax2work下):clear all ;fid =fopen(d:max2workexample.tbl,r);data= fscanf(fid,%s);fclose (fid);b= find( data= =);number := length(b);j= 0 ;for i =1: numberif data(b(i)-1)= =0j= j+ 1;out_hex( j,l )= data( b( i) +1 );out_hex( j,2)= data( b( i) +2 );out_hex( j,3)= data( b( i) +3 );endendout_dec= hex2dec(out_hex);plot(out _hec);（图4-2）是用这一程序绘出的电路仿真波形曲线(仍以输出正弦波为例)。图4-2 仿真波形5 工程设计 EDA是电子设计自动化（Electronic Design Automation）的缩写，是90年代初，从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。本设计主要使用了两个EDA工具，MAX + plus II和Protel 99SE，以下就分别对这两个工具在本设计中的应用进行简单的说明。5.1 MAX + pl