（微电子学与固体电子学专业论文）soc中部分扫描结构可测性设计技术研究.pdf

摘要 摘要 系统芯片( s o c ) 的可测性设计分为两大类：嵌入式核( e m b e d d e dc o r e s ) 内部测试 结构的设计与优化：系统芯片级的测试设计与优化。本文研究的部分扫描算法，就属于 嵌入式核内部测试结构设计与优化的范畴。 全扫描的可测性设计方法在芯片面积和性能上的丌销较大，而部分扫描可以很好地 解决这一问题。考虑到伪随机测试向量的特殊性，本文借鉴确定性测试向量生成的部分 扫描算法，在内建自测试环境中，提出一种综合结构分析和可测性分析的部分扫描算法， p s b a s t ，并运用此算法对i s c a s 8 9b e n c h m a r k 电路进行计算，并对经计算后得到的部 分扫描电路进行故障模拟，最后将模拟结果与全扫描电路和种仅考虑结构因素的部分 扫描算法得到的结果进行详细分析和比较，结果表明：对于伪随机测试向量，相对于全 扫描电路和由仅考虑结构因素的部分扫描算法得到的电路，本文提出的部分扫描算法得 到的电路，能够在不低于全扫描结构故障覆盖率前提下，大幅度减少测试时间，并能降 低测试面积丌销。 本文最后针对一块s o c 芯片( g a r f i e l d ) 的具体设计环境，对上述部分扫描算法进 行了改进，在该s o c 芯片的三个功能模块中实现了部分扫描结构，并对其进行分析和故 障模拟，再将得出的实验数据同全扫描电路进行比较，最后得出结论：出最终改进的部 分扫描算法得到的部分扫描电路较全扫描电路，不仅芯片的面积开销降低而且性能( 运 行速度) 也有所提高；同时，改进的部分扫描算法实现非常简单和快速，可以满足工程 设计需要。 关键字：部分扫描可测性设计内建自测试 东南人学硕十学位论文 a b s t r a c t d e s i g n f o r - t e s t ( d f t ) i ns y s t e m o n - c h i p ( s o c ) c a nb ec l a s s i f i e dt ot w oc a t e g o r i e s ：d e s i g n o ft e s ts t r u c t u r ei ne m b e d d e dc o r e sa n dd e s i g no fs y s t e mt e s t t h ep a r t i a ls c a ns t r u c t u r e ， w h i c hi st h eo b j e c to fs t u d yi nt h ep a p e r , b e l o n g st ot h ef o r m e r c o m p a r e dw i t ht h el a r g eo v e r h e a do fa r e aa n dp e r f o r m a n c ei nf u l ls c a ns t r u c t u r e ，p a r t i a l s c a ns t r u c t u r ec a ng e tb e t t e re f f e c t c o n s i d e r i n gt h es p e c i a l t yo fp s e u d o r a n d o mv e c t o r a p a r t i a ls c a na l g o r i t h mf o rb i s t ，w h i c hu n i f y i n gt h es t r u c t u r ea n a l y s i sa n dt e s t a b i l i t ya n a l y s i s ， i sp r e s e n t e di nt h i sp a p e r t h e n ，t h ef a u l ts i m u l a t i o ne x p e r i m e n t so ni s c a s 8 9b e n c h m a r k c i r c u i t sb yt h i sa l g o r i t h mi sm a d e ，a n dt h er e s u l t s ，w h i c hm a d eb yt h ef u l ls c a na l g o r i t h ma n d t h ep a r t i a ls c a na l g o r i t h mo n l yb a s e do nt h es t r u c t u r ea n a l y s i s ，i sc o m p a r e d t h ec o n c l u s i o ni s a c h i e v e d ：f o rp s e u d o r a n d o mv e c t o r c o m p a r e dw i t ht h ef u l ls c a nc i r c u i ta n dt h ec i r c u i tg e t e d b yp a r t i a ls c a na l g o r i t h mo n l yb a s e do nt h es t r u c t u r ea n a l y s i s ，t h ec i r c u i tg e t e db yo u rp a r t i a l s c a na l g o r i t h mc a ng r e a t l yr e d u c et h et e s tt i m ew i t hv e r yc l o s eo re v e ng r e a t e rf a u l t sc o v e r a g e a n dl e s sa r e at h a nt h ef u us c a n a tl a s t ，t h ep a p e rf u l f i l l st h ep a r t i a ls c a ns t r u c t u r ei no n es o cc h i p ，g a r f i e l d t h ep a r t i a l s c a na l g o r i t h mi ss i m p l i f i e di nt h ec a s e ，a n dr e s u l ts h o w st h a tt h es i m p l i f i e da l g o r i t h mi sg o o d e n o u g hf o rt h en e e do fg a r f i e l d ，t h a t st os a y , t h eo p e r a t i o no fi ti sf a s ta n de a s y , b u ti tc a n a l s og e tg o o de f f e c t k e y w o r d ：p a r t i a ls c a n d f fb i s t 东南大学学位论文独创性声明 奉人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽 我所知，除了文中特别加以标注和致访 的地方外，论文中不包含其他人已经发表或撰写过的研究 成果，也j i 包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的 同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。 研究生签名挞 日期：过：! ：垫 东南大学学位论文使用授权声明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件 和电予文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文的 内容相一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布( 包括刊甓) 论文 的全部或部分内容。论文的公布( 包括刊登) 授权东南大学研究生院办理。 研究生龋邋盏身导师签名 圜 _ 一潭 日期：塑：竺 第一章绪论 第一章绪论 1 1 集成电路可测性设计的重要性 电子系统的迅速发展主要归功于集成电路的迅猛发展，而集成电路的发展义依赖于v l s i 、# 导 体l 艺的不断发展。、r 导体工艺的发展使得半导体器什尺寸不断减小，这使得能够在单芯片中集成 越来越多的晶体管。然而，随着晶体管密度的提高，芯片中存在缺陷的可能也同时增加。这就使得 产鼎的质量、可靠性和造价与产品测试的等级直接相关。现在芯片运用范围十分广泛，特别是对丁 一些芯片可靠性要求较高的运用领域，例如医学和军用领域，芯片的测试就显得尤为重要。芯片可 测性设计己成为与提升芯片性能和降低芯片面积、功耗等芯片设计中面临晟大挑战的问题之一，同 时也是最值得提高一个方面。 考虑到降低测试成本，芯片测试发计从制造的最后阶段进入到开始的设计阶段，这足冈为，故 障芯片每逃过一个阶段的检测进入下一阶段，那么下一阶段将其故障检测出米的费用将是上一个阶 段的5 一1 0 倍【lj ：同时产品上市时间也是原因之一。有效的可测性设计能显著减少测试的复杂度， 从而降低测试所花费的时问，降低芯片成本。2 0 0 2 年n t r s ( n a t i o n a lt e c h n o l o g yr o a d m a pf o r s e m i c o n d u c t o r ) 已将测试看成是半导体工业在r 个1 5 年中所要遇剑的6 大挑战中的之一，而测试成 本将i i 整个制造成本的7 0 。 由此可见，集成电路可测性设计在芯片制造整个过程中的重要性将越来越大，对可测性设计研 究也必然成为芯片设计中一个不可或缺的主要研究课题。 1 2s o c 中的可测性设计 当前技术的发展己经允许将人量功能模块集成到单个芯片中从而在单个芯片中实现完整的系 统，这样的芯片即为我们所说的s o c ( 系统级芯片) 。考虑到上市时间的限制，传统从头开始的l c 设计方法已不再适应s o c 芯片设计，取而代之的是嵌入大量复用模块的设计方法。这些复用模块被 称之为嵌入式核或简称核。核按照其不同硬件描述级可分为三种：软核( 寄存器传输级) ；囿核( 门 缴网表) ：硬核( 工艺相关的版图) 。虽然基于核复用的设计方法可以使得l c 设计者在最短的时间内 实现s o c 芯片的设计，但同时也对s o c 的测试提出了更大的挑战。如图1 所示，我们将s o b ( 板级 系统) 测试和s o c 测试进行了一个比较。 基于核复用的设计方法将i c 设计团体分为两大部份：核提供商和系统集成商。 在s o b 测试方法中，如图1 a ，每一个l c 芯片都由i c 提供者完成l c 设计、制造以及测试。系 统集成商完成整个系统的设计与制造，最后他们仅仅需要对i c 芯片的互连进行测试，冈为各个i c 的测试都由i c 提供者完成。在s o c 测试方法中，如图1 b ，核提供者仅仅将核设计的一个描述提供 给系统集成商，而他们却无法完成核制造缺陷的测试，因为他们的核此时还没有真正的被制造出来。 因此，系统集成商不仅仅要保证核之间的逻辑和连线互连的正确性，同时也必须对各个核的制造缺 陷负责。对于一个由人量核构成s o c 设计，这些核的测试将占整个芯片测试的很大一部分，这将对 东南大学坝上学位论义 整个芯片的质量等级产生较大影响。 s y s t e mo nb o a r d s y s t e mo l lc h i p i cd e s i g n + t e s td e v e l o p m e n t l i cm a n u f a c t u r i n g t i ct e s t s o bd e s i g n + t e s td e v e l o p m e n t 0 s 0 1 m a n u f a c t u r i n g l s o bt e s t h 毫 邕 皋 苫 h c o r ed e s t g n + t e s td e v e l o p m e n t s o cd e s i g n + t e s td e v e l o p m e n t l s o cm a n u f s c t u r i n g ； s o ct e s t ( a )( b ) 图1 ( a ) s y s t e mo nb o a r d ；( b ) s y s t e mo nc h i p 考虑到保护知识产权，在绝大多数的情况下，系统集成商是不知道各个核的具体实现方法，这 就使得其无法对核内部进行可测性设计，而各个核的可测性设计由核提供者完成。考虑到各种各样 的核必须集成在单个s o c 中，所以这就对核提供者在核可测性设计方面提出了更加严格的要求。另 一方面，系统集成商面对大量不同类型的核，如何使得测试时间、测试功耗以及测试硬件开销最小 等的同时，保证核以及核之间互连逻辑和连线的测试正确性，也成为难点之一。 前面我们已经提到，s o c 设计中的核复用技术将设计者分为两大类：核提供者和系统集成商。 虽然芯片真正的测试是由系统集成商完成的，但这并不表示芯片整个的测试没计完全由系统集成商 完成。基于核的s o c 测试仍然基于一个基本的思想：复用，即测试复用。核提供者在完成核设计的 同时，必须完成相应的可测试设计，并保证这种可测性设计在不同的系统集成环境中都能够正常运 行。为此，核提供者必须负责的内容包括： 1 )在核中加入d f r ( 可测性设计) 硬件： 2 ) 提供核的测试向量： 2 口ho-臣鲁j b焉s岜uh hepao甚g茜茸 第一帝绪论 3 )对测试向量进行评估。 另一方面，系统集成商必须将芯片中所有核的测试集转变为整个芯片的测试集中的一部分，这 足系统级的呵测性设计。当然在两者之间必须1 竽在一种测试访问机制( t a m ) 。这种机制保证各种各 样的核能够简单并且正确的被集成在系统的同时，核的测试也被集成，从而实现核测试的复川。这 是因为核的测试向量是针对核的管脚而设计的，也就是说测试向量必须施加到核的管脚上。但住s o c 中，核是集成在整个芯片中的，我们必须提供一种机制，使得可以顺利访问各个核的管脚。对于外 部测试来说，也就是提供一种从整个i c 管脚到各个核管脚的访问机制，使得测试向量能够从a t e ( 自动测试设备) 施加到各个核的管脚上，测试响应或其分析结果能够从各个核的管脚到达a t e ； 对丁内建白测试( b i s t ) 来说，则是提供一种机制，使得自动测试向量生成器以及测试l f 向应分析器 与再个核的管脚之问形成访问通道。 测试访问机制是s o c 可测性设计的基础，主要形式有与外部管脚直接相连、通过m u x 间接相连、 通过系统总线相连以及通过号t 测试总线相连等。而当前核的测试访问则主要是是通过加入测试访 问包( t e s t w r a p p e r ) 实现的。图2 给出一个核加入i e e e p l 5 0 0 测试访问包的一个例子。 w c 田5 j ( a ) 原始核( b ) 加入测试访问包后的核 图2 核加入测试访问包的一个例子 图2 ( a ) 为一个带有两条扫描链的扫描结构的核。 其中： s e = l 时，扫描移位使能； d 0 ：4 1 为五个功能输入端； q 0 ：2 1 为三个功能输出端； 东南大学坝十学位论文 c l k 为系统_ 手t l l - i 描时钟。 图2 ( b ) 为( a ) 巾的核加入测试访问包的结构框图。 其中： 串行t a m ：s i 和s o ( 必须) 并行t a m ：p i 0 ：2 利p 0 1 0 ：2 】( 可选) 控制信号：w c | 0 ：5 1 w i r 为指令寄存器，用来存储测试访问包当前的指令。 b y p a s s 为旁路寄存器，当当前核不需要进行测试时，与s i 和s o 相连，从而大大 减少移位时间。 测试访问包形成了核与系统环境之间的接r 7 ，并提供了几种基本操作模式： 1 )止常模式( 无测试模式) ，核直接与系统环境相连，测试访问包为透明状态。 2 )内部测试模式，此模式下，t a m 与核相连。例如，测试向量可以施加到核的输入端口，测 试响应可以从核的输出端口脱测。 3 )外部测试模式，此模式f ，t a m 与且联逻辑和互连线相连。例如，测试向量可以施加到核 的输出，输山响应可以运用到下一个核的输入上。 幽3 给出了i e e e p l 5 0 0 标准规定的整体测试架构框幽。 图3i e e ep 1 5 0 0 整体测试架构 一般来说，可测性设计将对芯片的面积和性能有所影响，但是这种影响可以通过有效的测试设 计与优化大人减少。考虑到基丁核的s o c 是集成各种箨样核而形成的，测试设计与优化一般也分为 两类：核内部测试结构的设计与优化；系统级的测试设计与优化。核内部测试结构的设计与优化， 我们可以理解是为了局部优化它主要是从各个核本身可测性设计的角度考虑，使得s o c 中每个核 的叮测性设计带来的系统开销尽量的小。系统级的测试设计与优化，则可以理解为是从糕体优化出 4 第一奄绪沦 发考虑，它土要从芯片整体系统考虑，使得在保证系统整体测试时间和故障覆盖率在台理的范同内， 设计平优化芯片面积和性能或在芯片面积和性能损耗控制在一定范同内对系统糕体测试时间等进j j 设汁平优化。本文研究的部分扫描结构，就属于核内部测试结构设汁与优化的范畴。 1 3 课题研究的主要内容和论文结构 本课题研究的主要山容可分为两人部分： 1 )在了解s o c 可测性设计整体框架的基础r ，剥随机逻辑的部分扫描结构进行研究。针对 b i s t 测试架构，提i t ；一种综合结构分析和可测性分析的部分扫描算法。 2 )考虑到全扫描结构对g a r f i e l d 芯片在面积上和性能上的影响较大，而部分 d 描结构可以降 低这种由于加入扫描结构带来的面积和性能上的损耗，所以决定结合g a r f i e l d 芯片中随机 逻辑可测性设计的具体环境，改进前面提出的部分扫描算法以实现部分扫描结构。 文章结构如下： 】) 第二章对集成电路可测性设计的基础知识进行介绍，着重讨论了全扫描和部分扫描的 扫描结构可测性设计： 2 ) 第三章在b i s t 测试环境中，对部分扫描结构算法进行研究。本章先对b i s t 进行了简 要的说明，然后针对b i s t 测试环境，提出了一种综合结构分析和可测性分析的部分扫 描算法，并运用此算法对i s c a s 8 9 b e n c h m a r k 2 电路进行计算，并对经计算后得到的部 分扫描结构电路进行了故障模拟，最后将实验结果与全扫描结构雨i 运削另一种算法得 到的结果进行了详细分析和比较，最后得出相关结论； 3 ) 第网章着重研究部分扫描结构在g a r f i e l d 芯片中的实现。本章先对g a r f i e l d 芯片以及其 可测性设计环境进行了简要的介绍，接着针对g a r f i e l d 芯片的具体环境，简化和改进了 第三章中提出的部分扫描算法，以适应工程需要。然后运f l j 此部分扫描算法对g a r f i e l d 中模块进行计算，得到部分扫描结构并对其进行故障模拟。最后将其实验结果与全扫 描结构对廊的结果进行比较和分析，最后得出相关结论。 4 ) 最后对本文进行总结，并对今后t 作的做山展望。 东南人学碗j 学位论殳 第二章扫描结构测试概述 2 1 集成电路测试分类 集成电路测试大致可分为三类：功能测试、参数测试和结构测试。 功能测试，顾名思义就是测试一个电路在功能七是否符合设计的要求。功能测试主要实现形式 就是对待测电路输入管脚施加激励后，再对输出管脚观测待测电路的响应井同止确的期望值进行比 较，如果不同，! j ! | 】待测电路存在故障：反之，通过测试。虽然功能测试可对任意电路进行，但可以 看到，小同电路之间的功能测试各1 ；相同即互相不可复片j ，这就导致功能测试是确定性的，对于每 个待测电路都要进行独立的测试设计，显然这人大增加了用于测试设计的时间，不利于产品推 时 间。同时，对丁人规模和超人规模的集成电路来说，要想进行完备的功能测试所耗费的时间也是不 可忍受的。虽然功能测试存在4 i 足，但可以将其同其它种类的测试方法结合起来以达到更高的故障 覆薷率。此外，对于模拟电路，功能测试起到了很大的作用。 参数测试，是指通过对待测电路中某些具有代表性的参数进行测试，从而判断待测电路是否存 在故障。住一定的r 作环境下，可对待测电路的电压、电流、噪声容限、传输延迟、电容耦合及串 扰、最人n 4 钟频率等参数进行观察，从而发现电路故障。常见的参数测试有i d d q 等。参数测试对 于一些特殊故障的检测具有测试简单、易于测试等优点。 2 2 结构测试 结构测试方法具有设计复用的特性，即结构测试并不考虑待测电路的具体功能，它是只针对某 一特定的故障模型，对丁：不同功能的待测电路可以采取相同的设计方法。这一特性使得结构测试在 人规模和超大规模集成电路的可测性设计中占据土导地位。 接下来对结构测试的机理进行介绍。 首先，为了降低敞障检测的复杂性，将故障分析的对象由具体的物理缺陷抽象为逻辑故障，这 步称为故障建模，对应产生一个故障模型；接着，针对不同的故障模型采用相应的测试向量生成 算法得剑能检测到这种故障的测试向量；对待测电路施加测试向量进行故障模拟；最后分析测试响 应得到相应的故障覆盖率。 当前数字电路中运用于随机逻辑最盛行的故障模型为s t u c k a t 故障模型。这是因为s t u c k a t 故障 具有以r 特性： 1 )许多种物理缺陷可以映射为s t u c k a t 故障，甚至有些尚未发现的物理缺陷也可以映射为 s t u c k a t 故障。 2 )s t u c k a t 故障模型与上艺不相关，这就使得其具有很强的复用特性。 3 ) 采用单s t u c k 。a t 模型的电路故障总数较采用其它故障模型相比要少的多，且其故障测试向鼍 生成算法也比较简单。 6 第二章 l 描结构测试慨述 s t u c k - a t 故障模删把物理故障对电路的影响抽象成为逻辑单元管脚常置为逻辑1 或0 的故障。图 4 给出一个s t u c k a t 故障的检测过程。 圉圉 圉 要 刚山 气 g o o dc i r c u i t忙 * 悼 阳m 一 7 胃嗣 田 田 图4s t u c k a t 故障检测 图4 电路中与非门的一个输入端存在一个s t u c k a t 故障，其值固定在0 。这个s t u c k ，a t 故障丁以通过在电路输入端口a 、b 、c 、d 上施加测试向量1 0 0 0 ，然后观测电路的输出，如果发现 待测电路和正确电路的输出值不同，则我们可以得l 结论：待测电路存在故障。图4 中同时给出了 此时】t 确电路科i 故障电路的中间状态利输 l i 值。 s t u c k a t 故障测试可以是采h 3 单故障模型，即在测试向量生成过程中假设仅有单个s t u c k - a t 故障 存在住待测电路中，也可以采用多故障模型，即多个s t u c k a t 故障同时存在。虽然多故障模型比较 符合实际情况，但考虑到采用多故障模型将导致测试向量生成算法的运算量急剧增加，且检测单故 障的测试向量对多故障模型也有相当高的故障覆盖率，因此s t u c k a t 故障测试一般采用单故障模型。 f 面对s t u c k a t 故障测试向量生成算法思想做简要的说明，这对于理解文章第三章中部分扫描算 法的第_ 二部分可测性分析方法大有益处。 测试向苗生成的基本思想为故障激活和路径敏化。对于s t u c k a t 故障模型，故障激活即为施加测 试向每使得存在故障的结点的逻辑值与s t u c k a t 的故障值相反，即形成逻辑冲突。如果两者相同，可 以想象这时故障电路与正确电路是完全相同的，故障是不可能检测到的。对于国4 电路，故障激活 具体体现为，必须使得输入端口b 上的测试值为o ，这样才能使得在故障点处逻辑值为1 ，与s t u c k a t 7 东南大学硕士学位论文 值0 相反。仅仅将故障激活还并不能够将故障榆测出来，这是因为故障存在的缩点并不一定在输山 端lj ，而绝人多数是内部结点，这使得故障结点处的逻辑冲突并不能被观测到，所以必须将其传递 到输出端口，然斤观测输出端口的值，若此值与i e 确电路输出端口的值4 ：同，也即存在冲突，则故 障被检测到，而路径敏化的目的就在r 保证故障结点处的冲突顺利的传递到输出端口。对丁i 图4 电 路中的故障，就是使得故障结点处的冲突经过一个与：l i ：门和个或1 f - f l 之后仍然能传递到输出端口 d 端。这就必须使得端口a 为1 ，否则与非门输山永远为0 ，同时必须保证或非j 的另一输入端口 的值y , 10 ，这也就意味着前一个或fj 的输出为1 ，所以c 、d 输入端的测试值都必须为0 。到此就得 到了测试图4 中故障电路的测试向量1 0 0 0 。当然有可能出现多个测试向鼍的情况或者没有测试向量 的情况。没有测试向量的故障为不可测故障，而多个测试向量存在的情况使得一个测试测试向量能 够检测多个故障，这就产生了测试向最压缩的问题，即使j 千】最少的测试测试向量检测出最多的故障。 从r 面的分析，我们可以发现对丁电路中任意一个结点存在一个从输入端口控制其值的难易程 度，和一个从输出端口可观测到其值的难易程度。而这两个难易程度将在第二章部分扫描算法中的 可测性分析中进行蹙化，这是可测性分析算法的核心。第三章将对此进行详细说明。 由上可之，结构测试不仅具有复用性的特性，同时还具有故障覆盖率高，并能够借助a t p g ( 自 动测试向量生成) 上具自动产生高效的测试向量等优点。冈此，芯片设计中一般都要进行结构测试 的设计。 2 3 扫描结构测试 传统组合电路的a t p g 算法的复杂度是比较简单的，但时序电路的a t p g 算法的复杂度却比较 大特别随着半导体t 艺的e 速发展，单个芯片中的晶体管密度不断增加以及芯片功能越来越复杂， 如果不对时序电路进行适当的处理，现有的a t p g 算法已完全不能够胜任。解决时序电路a t p g 问 题的最有效办法就是能够对芯片中的内部结点提供一些测试访问机制( 可控和可观测) ，从而降低 a t p g 的复杂度，同时也能够减d , n 试时间、测试向量的k 度以及测试平台的复杂度。扫描结构是 解决这些问题的最有效的办法【3 】。 对r 随机逻辑，最先采用的扫描结构为全扫描结构。接下来对全扫描结构进行说明。 全扫描结构的基本思想就是通过对时序电路中的每一存储单元都提供种测试访问机制，即可 以对所有的存储单元内容进行设置和观测。对于a t p g 工具来说，时序电路被转化成为组合电路， 这就使得能够对转换后的电路运用组合a t p g 算法，从而得到测试向量集并进行故障模拟。这种做 法的好处在于可以大大的降低测试的复杂性。考虑到不同存储单元的处理方法相同，文中若不作说 明则全部将存储单元默认为d 触发器。 全扫描结构为每一个d 触发器提供了一对测试点。其中可控制点为q 输出( 或和q n 输出，如 果存在) ，这通过直接对每一个d 触发器置值实现；可观测点为每一个d 触发器的输入，这就允许 直接观测每一个d 触发器中的值。图5 显示了一个时序电路插入全扫描结构后，对丁组合a t p g 上 具的一个简化电路示意图。 8 第二章 描兰占构测试概述 i n p u t l i n p u t 2 i n p u t 3 i n p u t 4 t p l l t p l 2 t p l 3 t p l 4 t p l 5 f f uo q f 。 r 一。 l 黼】闭1 i 十十一j 图5 扫描结构的等效电路示意图 图5 中，原电路中的时序单元并不存在，取而代z 的仅仅只有可控制点和可观测点，具体为d 触 发器的输端对应一个t p l ( 1 e s tp r i m e i n p u t ) 端口，通过这个端口可以直接对d 触发器中内容赋值， a t p g 算法视之与电路本身的输入端口等效；同时d 触发器的数据输入端对应一个t p o ( m s tp r i m e o u t p u t ) 端r _ l ，通过这个端口可以直接观恻到d 触发器中的内容，a t p g 算法视z 与电路本身的输出 端口等效。 实际的全扫描结构并刁i 像酗5 所示的那样将可控制点和可观测点都引出作为芯片的管脚，因为 这样会使得芯片的管脚数陡增从而人人增加芯片成本，甚至根本不可能实现。全扫描结构采鹏了 一种扫描机制来对可控制点和可观测点进行处理，接下米就对这种扫描机制进行说明。 首先米看看扫描单元。图6 为一d 触发器与其相应的扫描d 触发器。 d 一 口 叫 d 触发器扫描d 触发器 图6d 触发器与其对应的扫描触发器 9 一 藿誉黧 东南人学硕j j 学位论文 这是。个称之为m u x d 的扫描单元，它仅仪通过在d 输入端加上一个多路选择器得以实现。注 意到m u x d 扫描单元增加j ，s d i 、s e 和s d o 端口，其中s d o 端口可以从o 端或q n 端引山。而 仝士j 描结构就是通过这些增加的端几来实现对d 触发器内容进行控制和观测的。 圈6 所示的m u x d 扫描单元捉供了四种基本的操作模式： 1 ) i e 常模式：d 端到q 端，从而实现d 触发器原有功能。 2 ) 扫捕采样模式：d 端到s d o 端，从而实现将d 触发器内容从s d o 端传递出去。 3 ) 扫捕加载移位模式：s d l 端到s d o 端，从而实现要设置的值的串入和要观测的值的串出。 4 )扫描数据施加模式： s d i 端到q 端，实现控制输出，从而实现控制。 接卜来，全扫描结构将电路中不同的m u x d 扫描单元的s d i 端与s d o 端首尾相接，形成一条 完整的扫描链，各个触发器的s e 端相连，从而完成最终的全扫描结构。图7 给山了一个含有哞：扫描 结构的电路幽的例予，其中各个触发器的s e 端相连，图中略去。 i a u t l i n p u t 2 i n p u t 3 t a p g t 4 i a a u t 5 图7 含有一条扫描链的电路图 可以看到图7 电路中的所有d 触发器单元都转换成为扫描d 触发器单元，并且扫描d 触发器单 元之间通过s d i 和s d o 端首尾连接形成一条完整的扫描链。这条扫描链上的所有d 触发器都可以 通过芯片外部管脚s c a n i n 对其进行移位赋值，例如图7 中所示的4 - b i t 测试向母，则可以通过4 个时 钟节拍从s c a n i n 加载到电路所有d 触发器中。同时通过s c a n o u l 管脚可以观测所有d 触发器中的内 容。值得注意的一点是在移位施加测试向量的同时，电路中所有d 触发器中的内容也从s c a n o t l t 端移位得到。 o 第一幸 l 描结构删试概述 以上就是全扫描结构的扫描机制。我们可以看到今扫描结构的这种扫描机制的实现是通过在芯 片加上s c a n i n 、s c a n ( 1 i l t 和s e 三个测试控制端口以及将电路中所有d 触发器转换为扫描d 触发器加 以实现的。 图8 给出了整个测试过程的时序幽。 c 值 s e 吵iq 烫 k 故障澈活 c l k 扫描加载移位模式 【 ， 。 。惨一 c l k d s d i s e = 0 c u 【 扫描数据施加模式 一 d q 卜 一 c l k 晨 从正常模式开始 q n 1 “ s d 0 q 0 n s d 0 q q n s d 0 当c l o c k 为低时， 旋加测试数据到s d i ，并将s e 置1 在时钟的上升沿， 测试数据将会被加载 运行扫描链长度个时钟 当扫描链加载完毕， 最后的扫描时钟 将用于运用扫描数据 当c l o c k 为低时，将s e 置为0 q q n正常电路响应将会到d 端 s b o 在下一个时钟的上升沿采样d 扫描采样模式 回到扫描加载移位模式，将采样的电路响应串出 重复以上操作。直到所有向量施加完 图9 整个测试过程中扫描单元操作模式的顺序图 1 2 第二章于j 描结构测试概述 2 4 部分扫描结构测试 扫描结构中最先采_ l l j 的全扫描结构，其优点在于：可以访问到电路中任意的中间状态；确定性 测试向量生成比较简单且其测试向茸较少，电路的故障覆盖率较高，并且其结构实现也卜分简单， 只要通过将电路中所有的存储单元改为对应的扫描单元就可以了。但全扫描也存在不足：芯片面积 和管脚增加，电路性能降低，导致功能冲突情况等。这是因为全扫描结构将随机逻辑电路- | j 所有的 存储单元都转变为扫描单元，而扫描单元与皆通存储单元的不同，同时扫描链的串连使得连线复杂 度增加也是原冈之一。随着集成电路规模增大复杂度提高，全扫描结构的缺点显得尤为突出。而 部分扫描结构止是为了解决全扫描中的这些不足而被提山f 4 1 1 5 1 。 部分扫描结构，顾名思义就是时序电路中存储单元并不完全转变为扫描单元，而是有选择的选 取存储单元，将其转变为扫描单元，当然这样做必须保证在。定的故障覆盖率的前提f 。部分扫描 较全扫捕减少了芯片面秘，改善，电路性能，且测试时间大大减少，但其确定性的测试向量生成较 仝扫描结构的复杂，其故障覆盖率较全扫描结构低。对于伪随机测试向量生成算法，则部分扫描结 构电路的故障覆盖率却并不一定比全扫描结构的低，有时可能出现较全扫描结构的火，之所以会出 现这样的恬况就是囡为伪随机测试向量生成的特殊性，这一点将在第_ 三章给咀详细的解释。 部分扫描结构的核心问题就是时序电路中扫描单元的选取算法，这是本文所要讨沦的重点t 关 丁扫描单元选取算法的详细时论将在第三章给。 2 5 本章小结 本章先对集成电路可测性设计的基础知识进行介绍。集成电路测试一般可分为功能测试、参数 测试利结构测试二大类。接着简要介绍了功能测试和参数测试，然后对本文涉及剑的结构测试进行 了详细的介纠。对丁结构测试，本章主要对s t u c k a t 故障模型及其测试向量生成的基本思想进行了介 纠。接着本章着重介绍了全扫描结构测试对全扫描结构测试的原理、方法及其测试过程进行了详 细的论述。本章最厉分析了全扫描结构测试的优缺点，并提山了部分扫描结构的概念，丌也对其进 行了论述。 东南大学硕i 学位论义 第三章b i s t 部分扫描算法研究 3 1 部分扫描算法 上一章我们提到部分扫捕结构的核心就是时序电路扫描单元选取算法。对丁传统的确定性测试 向量生成的部分扫描结构，其扫描结构的生成即扫描单元的确定算法较多。这些算法按基本出发点 人致可分为三种：基于可测性分析【6 】【7 】；基于结构分析1 8 1 1 9 1 【1 0 h 1 儿1 5 儿1 6 】；基于a t g ( 白动测试 向量生成) 【1 2 儿1 3 j 。 对于基十可测性分析的扫描单元确定的算法，其算法复杂度较高，算法运行所需要的计算时间 较长，其故障覆盖率依赖于町测性分析算法的准确性。基丁结构分析的扫描单元确定算法，主要是 从电路自身结构方而考虑，经分析发现a t g 遇到的困难常常是凼为存储单元反馈环的影响，所谓存 储单元反馈环也就是存储单元的输出经过组合电路网络与其输入相连，从而形成了一个反馈环。所 以基于结构分析的扫描单元确定算法的主要思想就是将电路中存储单元结构转化为有向图，然历运 川图论算法去除掉存储单元反馈环，从而实现部分扫描结构，其优点在于计算时间较短，但故障覆 盖率一般达不到要求。基t - a t p g 的扫描单元的确定算法，主要是针对a t p g ，考虑改进扫描结构 以使得a t p g 能够检测到更多的故障。 随着b i s t ( 内建门测试) 越来越受到人”j 的重视，扫描结构也被运用到其中。在b 1 s t 中，部 分扫描结构有着和全扫描结构相似的优势，但考虑到b i s t 中采用的是伪随机的测试向虽生成，其部 分扫描结构的分析存在着与确定性测试向量生成不同的地方。b i s t 中的部分扫描结构主要考虑的因 素为芯片面积、芯片性能、测试时间和故障覆盖率等。而测试时间的减少和故障覆盖率的提高已成 为b i s t 部分扫描结构的个主要矛盾。另外与确定性测试向量生成不同的方面还有，在b i s t 中增 加扫描单元并不一定就可以提高电路的故障覆盖率，相反有时还可能减少其故障覆蔫率，这一点在 文章的后面将给i j 说明。 考虑到b 1 s t 中部分扫描的特殊性，对b i s t 部分扫描算法研究就显得很有必要，这也成为论文 的一个重点研究点，本章提出了内建白测试中的一种综合结构分析和可测性分析的部分扫描算法， 其主要思想为两步，即先采用图论方法消除长度人于一的存储单元反馈环，得到初步的部分扫描结 构，接着又采用可测性分析的方法有选择的选取扫描单元，从而提高故障覆盖率，从而得到最终的 部分扫描结构。f 面先对b i s t 基本结构进行介缁。 1 4 第三章b i s t 部分扣拙算法研究 3 2b i s t 架构 t r 。和控制信号 l ! 之乡 c 眦 弋夕 响应分析 图1 0 测试基本框图 蚓1 0 给山芯片测试的基本框图，主要有三火部分：t p g ( 测试向嚣生成) 和控制信号模块：c u t ( 待测电路) ；响应分析模块。其中c u t 为加入测试结构的电路，例如已加入了扫描结构。传统的 测试是采i l | j 外部测试方式进行的，即t p g 和控制信号模块以及响应分析模块都是放在芯片外的，一 般采_ l ja t e ( 白动测试设备) 来实现的。然而随着芯片集成度的增加以及性能的不断提高，a t e 设 备不仅价格昂贵而h 已渐渐不能满足芯片的测试要求。相反的，b i s t 因为把t p g 和控制信号模块 以及响应分析模块都内建住芯片内，作为芯片一个功能模块，所以芯片测试不再需要外部a t e 的参 。o 这就使得测试成本人人降低，并且相同的b i s t 设计也可以使崩在不同的电路中，这就使得b i s t 具有非常好的复用特性。另外，b i s t 也支持系统级高速测试。正是由丁这些优点，对于超人规模的 s o c 芯片来说，b i s t 已渐渐成为可测性设计的主流。 b i s t 中测试向量生成器设计由测试策略决定，主要有存储测试、穷举测试、伪随机测试、伪穷 举测试模式等。当前盛行的为伪随机向晕生成器，伪随机测试加载具有一定随机度的一些测试模式， 测试模式的前后顺序是确定的，故障覆盖率由测试跃度和测试模式的内容决定。伪随机向量生成器 一般运用l f s r ( 线形反馈移位寄存器) 实现。图1 1 给出了其主要的两种实现方式。 ( a ) 嘶词t 咿 c o ) l i 酬1 蟾 辱砸磊同 图1 1 两种类型的l f s r 东南大学硕士学位论文 由幽11 可知，l f s r 具有便什结构简单、规则的优点这就最小化了硬件开销干设计难度。同 时它义能够生成随机性非常好的随机测试模式。 b 1 s t 中响应分析器一般采用特征分析的方法设计而成，其基本思想就是使t l jl f s r 来压缩响戍 成为个单字的特征。这种方法具有结构简单以及鲁棒性好等特点。 考虑到硬件开销利测试时问，b 1 s t 又可分为t e s t p e r - c l o c k 和t e s t p e r - c l o c k 两人类f 1 4 】，图】2 和 图1 3 分别给出两者最简单的配置框图并加以说明。 图1 2 t e s t p e r - c l o c k 配置 剀1 2 中m i s r ( m u l t i p l e i n p u ts i g n a t u r er e g i s t e r ) 也是由l f s r 结构构成但其需要的异或门较 多，所以硬件开销比较大。图1 2 为一个简单的t e s t p e r - c l o c k 配置，其中以l f s r 作为测试向量生成 器，m 1 s r 作为测试响麻分析器。 图1 3t e s t p e r - s c a n 配置 图1 3 中，通过s r i ( 扫描寄存器输入) 串转并实现加载测试向量和输出响应分析。 因为m i s r 的硬件开销较扫描寄存器的大，所以t e s t - p e r s c a t l 配置的硬件开销较小，但因为其数 据传输通过串转并方式实现，所以测试时间较t e s t ，p e r - c l o c k 长。具体采用哪种形式的测试配置则根 据具体电路综合考虑硬件开销与测试时间决定。 1 6 第二章b i s t 部分扫描算法研究 3 3 部分扫描算法试验平台 1 s t p s 测试结构 图1 4 给出了本章研究b i s t 部分扫描结构算法所采用的系统酉己置，文q ，简称为s t p s ( s i m p l e t e s t p e r - s c a n ) 。 描 随机逻辑 戡 簿 + “。1 。，。、“。一 图1 4s t p s 测试架构 s t p s 结构足一种简单的t e s t p e r - s c a nb i s t 配置结构，其中采用单扫描链结构。此电路可初始化， 具体如下： 1 ) l f s r 复伉 2 ) 将扫描寄存器设置成扫描模式，并运行l 个周期，其中l 为扫描链的长度。这步 可初始化所有的扫描寄存器。 3 ) m i s r 复f 市 冈为s t p s 结构中采h j 了扫描结构，冈此其扫描测试过程和第二章介绍的扫描测试过程是一致 的。首先，初始化电路，使得电路进入测试模式。然后对l f s r 进行配置，接着就开始扫描测试过 释。圈1 5 给出整个扫描测试过程。 其中 图1 5 整个扫描测试过程 东南大学顿十学位论文 扫描周期：将测试向量移入( 或响应穆出) 扫描链的时间。对丁只有一条扫描链 的情况，扫描周期即为l 个时钟周期，l 为扫描链的长度。 功能周期：两个扫描周期之间的时间。在这段时间内，待测电路处丁止常模式