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摘要 摘要 本文概述了研究课题的背景。介绍了低功耗技术是集成电路设计的重要研究 方向之一，也是论文在研究课题选择的重要依据。接着详细分析c m o s 功耗的来源， 并得出动态功耗是主要的功耗来源。随后深入分析了低功耗技术的现状：首先从 原理上分析实现低功耗设计的理论方法，得出了降低电源电压、减小负载电容和 降低开关活动性等方法来降低系统的功耗；然后分别从系统级、r t l 级、电路级和 门级上分析了低功耗技术。 本文分别对地址总线低功耗编码技术和数据低功耗编码技术的发展历程做了 总结。分析了各个发展阶段中的典型编码技术，包括地址总线编码中的格雷码、 t o 编码、a b l o r z 编码以及由t o 发展出的t o c 编码，数据总线编码中的b i 编码和 线间耦合总线编码技术。总结各编码的算法思想，并根据各编码的算法进行了编 程实现，采用综合工具分别对其进行了电路实现。 根据深亚微米工艺中出现的新的寄生效应，经过理论分析和实验总结，构建 深亚微米下总线模型；针对低功耗总线编码技术的瓶颈，分析地址总线的数据特 征；由相邻信号线的逻辑电位，计算两线耦合动态功耗应用于n 位总线的m 个 连续时刻的功耗计算，并得到n 位总线的平均功率因子，以反映n 位总线的相邻 耦合平均动态功率根据程序地址总线的数据，搜索得到对应最小平均功率因子的 总线内信号线的排布方式，实现最优的低功耗总线布线，使程序地址总线的动态 功耗降低了3 8 2 关键字：低功耗总线编码功耗因子 a b s t r a c t 3 a b s t r a c t t h ep a p e ro u t l i n e st h eb a c k g r o u n do nt h es u b j e c t i n t r o d u c e dt h el o w 。p o w e r d e s i g ni sa l li m p o r t a n tr e s e a r c hd i r e c t i o no fi cd e s i g n ，a n di so n e o fi m p o r t a n tb a s i sf o r s e l e c t i n gt h et o p i c a f t e rd e t a i l e da n a l y s i so fc m o sp o w e rs o u r c e ，t h e c o n c l u s i o nt h a t t h ed y n a m i cp o w e ri st h em a i ns o u r c eo fp o w e ri sr e a c h e d s u b s e q u e n ti n - d e p t h a n a l y s i so ft h el o w p o w e rt e c h n o l o g ys t a t u s ：f i r s t l y ，f i n dt h el o w - p o w e rd e s i g nt h e o r y f r o mt h ep r i n c i p l e ，a n dt h e nm a k ead e t m lc l a s s i f yf r o mt h ea n g l eo fl e v e ld e s i g na n d d e s i g nf l o w i nt h ep a p e r ，t h ed e v e l o p m e n tp r o c e s s e so ft h ea d d r e s sb u sl o w 。p o w e rc o d i n g t e c h n o l o g ya n dd a t a b u sl o w p o w e rc o d i n gt e c h n o l o g ya r es u m m a r i z e d d e t m l e d a n a l y s i so ft h et y p i c a lc o d i n gt e c h n o l o g yi nv a r i o u ss t a g e s ：g r a yc o d i n g 、t oc o d i n g 、 a b l o r zc o d i n ga n dt o cc o d i n gt e c h n o l o g yo fa d d r e s sb u sc o d i n g ；b ic o d i n ga n d l i n ec o u p l i n gc o d i n gt e c h n o l o g yo fd a t ab u sc o d i n g 。r e p r o d u c e sa l lc o d i n ga l g o r i t h m s ， c a r r i e so u ta l g o r i t h m sp r o g r a m m i n ga n dc i r c u i t s a c c o r d i n gt ot h en e wp a r a s i t i ce f f e c ti nd e e ps u b m i c r o n ，t h et h e o r e t i c a la n a l y s i s a n de x p e r i m e n t a lc o n c l u s i o n ，t h ed e e ps u b m i c r o nb u sm o d e l i sb u i l t a i ma t b o t t l e n e c k so fl o w p o w e rb u sc o d i n gt e c h n o l o g y ，a n a l y s i sp r o g r a mc h a r a c t e r i s t i c ； a c c o r d i n gt ot h el o g i cv a l u eo fa d j a c e n tb u s e s ，t h ec o u p l i n gd y n a m i cd i s s i p a t i o no f a d j a c e n ts i g n a li sc o m p u t e d t h em e t h o dw a su s e d i nc a l c u l a t i n gt h ed y n a m i c d i s s i p a t i o no fn b i tb u sd u r i n gm ，s ot h ea v e r a g ed i s s i p a t i o nf a c t o rp mw a so b t a i n e dt o r e f f e c tt h ea v e r a g ep o w e ro f n b i tb u s w i t ht h ed a t a f i l eo f p r o g r a ma d d r e s sb u s ，t l l eb e s t r o u t i n go fb u sw a ss e a r c h e db yc o m p u t i n gl o w e s tp m a s ar e s u l t , t h e d y n a m i c d i s s i p a t i o no fb u s i sr e d u c e db y38 2 k e yw o r d s ：l o w - p o w e r b u s c o d i n gd i s s i p a t i o nf a c t o r 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 本人签名：至座迪 导师签名：盘扯址 日期丝! 翌2 啊 日期丝型：! ：迈 第一章绪论 1 1 1 低功耗的研究背景 第一章绪论 1 1 研究背景 从2 0 世纪8 0 年代初到2 0 世纪9 0 年代末，微电子领域的很多研究工作都集 中到了数字系统速度的提高上，现如今的技术拥有的计算能力能够使强大的个人 工作站、复杂实时语音和图像识别的多媒体计算机的实现成为可能。高速的计算 能力对于百姓大众来说是触指可及的，不像早些年代那样只为少数人服务。随之 而来的问题就是，用户希望在任何地方都能访问到这种计算能力，而不是被一个 有线的物理网络所束缚。这就使得便携式产品得到了长足的发展。而便携能力对 产品的尺寸、重量和功耗有着严格的要求。由于传统的镍铬电池每磅仅能提供 2 0 w * h 的能量，因而功耗就变得尤为重要。虽然电池技术正在改进，每5 年最大能 将电池的性能提高3 0 ，却还是不能够在短期内显著地解决现在正遇到的功耗问 题。 虽然传统的低功耗关键技术已经成功应用于各种便携式数字产品上。但很多 新的低功耗、高性能便携式产品也在不断的出现和发展。例如，笔记本计算机就 代表了计算机工业里增长最快的部分。它们要求与桌上计算机一样具有同样的计 算能力。同样的要求在个人通信领域也正在迅速地发展，如通信设备的终端。未 来个人通信服务p c s 应用对计算能力的要求尤其高，因其用于通信的便携式多媒 体工具要求支持完整的数字语音和图像辨别处理。在这些应用中，大量的数据要 能在无线信道上传输。这为实现任何人能在任何地方、任何时间开展任何想要的 业务提供了可能。然而，对语音、图像的压缩和解压需要很大的功耗，这些必须 由这些便携式终端来承担。 在诸如通用微处理器等非便携式的高性能数字系统和其它应用中，低功耗设 计也变得十分关键。高性能芯片的共同特点是具有高集成度和高频率，这种芯片 的功耗和温度随着时钟频率的增加而增加。因而，为了把芯片温度保持在正常工 作范围，就要有效地进行散热，所以，封装、冷却和散热成为设计这些电路的重 要因素。然而，随着芯片和系统尺寸持续地增加，要提供充分的散热能力就必须 付出重要代价，或使所提供的总体功能达到极限时，设计高性能、低功耗数字系 统方法的需求就会变得更为显著。 2 总线低功耗编码技术 1 1 2 国内外低功耗产品的发展现状 由于上节所述的的原因，在新世纪之初，包括i n t e l 在内的一些国际著名芯片 制造公司，都组织专门的队伍、斥巨资研制性能、功耗和发热平衡的低功耗微处 理器技术，并且获得了突破性进展。 2 0 0 0 年年初，美国全美达公司推出了一种以“c r u s o e 命名的微处理器，c r u s o e 以其独特的低功耗设计技术和非凡的超低功耗表现，在业界引起巨大轰动，由此 引发了低功耗移动处理器设计的激烈竞争。c r u s o e 是全美达公司面向移动p c 、手 持设备和i n t e r n e t 接入设备等应用而设计的新型微处理器。 美国芯片巨人i n t e l 也加大了移动p c 处理器的研制力度，推出了m o b i l e p r o c e s s o r - m 系列处理器。目前i n t e lm o b i l ep r o c e s s o r - m 系列处理器采用的降低功 耗技术主要是增强型s p e e d s t e p 技术。s p e e d s t e p 技术在c p u 运行过程中，动态检 测其供电方式，如果是交流电供电，它就全速运行，以达到最大性能；如果是电 池供电，就平稳地将工作频率和内核电压降到事先设定的低频状态，以降低功耗， 延长运行时间。据i n t e l 称，通过s p e e d s t e p 技术，c p u 可以将功耗降低4 0 左右， 当然性能也降低了4 0 。 为了与i n t e l 争夺笔记本市场份额，a m d 公司研制了p o w e r n o w ! 低功耗处理 器设计技术。采用p o w e r n o w ! 技术，a m d 的c p u 可以根据应用程序对工作量的 需求，实时地同时切换c p u 的工作频率和内核工作电压，实现在性能满足运行要 求的条件下，最大限度地降低功耗，延长在电池供电模式下的运行时间的功能。 据媒体报道，采用p o w e r n o w ! 技术的a m d 移动处理器的功耗比同类产品下降3 0 左右。 继v 认s1 g h zc 3 之后，台湾威盛公司又推出了v 认e d e n 嵌入式系统平台概 念，其中包括v i ae d e ne s pp r o c e s s o rc o r e ，高集成度的北桥和南桥芯片，灵活的 通讯、网络互联和多媒体功能，能为用户提供相对完整的解决方案。据威盛公司 公布的资料，v i ae d e ne s pp r o c e s s o rc o r e 工作频率可达6 6 7 m h z ，而功耗仅有3 5 瓦。 美国国家半导体公司( n m i o n a ls e m i c o n d u c t o r ) 的低功耗系统芯片g e o d eg x l ， 虽然内部嵌入了v g a 显示控制器，但以3 3 3 m h z 全速运行时，功耗仍然小于2 7 瓦，而典型功耗仅有l 。4 瓦之低。用户使用表明，虽然g x l 的性能还有待于进一 步提高，现在其第二代产品2 0 0 3 6 6 m h z 的g x 2 已经问世。 德州仪器( t i ) 日前宣布，将在未来1 8 个月内推出5 0 款新型器件，从而大规模 扩展m s p 4 3 0 超低功耗微控制器( m c u ) 平台。t i 的m s p 4 3 0 系列经扩展后能够充 分满足不断增长的市场需求，据业界分析师预计，超低功耗技术将继续成为工业、 医疗以及消费类产品m c u 市场增长的最主要推动力。首批m s p 4 3 0 f 2 0 x xm c u 系 第一章绪论 3 列器件是t i 有史以来推出的体积最小、功耗最低的m c u ，采用1 4 引脚的4 4 毫米封装，拥有每秒处理1 , 6 0 0 万条指令( m i p s ) 的1 6 位性能。 a d 公司则是推出了超低功耗处理器b l a c k f i n 新列，f r e e s c a l e 也推出了其低功 耗的m c u 等产品。 在国际大公司相继推出低功耗产品时，国内的i c 公司也在进行低功耗技术的 研究，例如中星微电子有限公司的控制芯片采用了低功耗技术，大量应用于手机 等移动设备中。 e d a 厂商也是低功耗技术领域的有力推动者，它们把科研工作者提出的低功 耗设计技术和评估技术应用到自己的工具中，极大地方便了设计者对s o c 的低功 耗设计，例如s y n o p s y s 公司的低功耗综合技术，c a d e n c e 公司的自动布局布线工 具s o ce n c o u n t e r 等。可以预见，我们正在步入静音、环保和移动的时代，低功耗 设计将占有越来越重要的地位。 然而，在低功耗i c 设计技术迅猛发展的今天，国际上却还没有一个统一的标 准来描述其设计中的功率状况。目前，国际上主要有两大标准，分别是由c a d e n c e 提交给i e e e 的通用功率规范( c p f ) 和由s y n o p s y s 、m a g m a 和m e n t o r g r a p h i c s 等支持a c c e l l e r a 的统一功率规范( u p f ) 。在2 0 0 7 年2 月，两大阵营开始了激烈 竞争。相信在不久的将来，在低功耗设计方面就会有统一的国际评判标准。 1 1 3 总线低功耗编码技术 随着芯片功能部件的增多，芯片内部总线长度不断增加；特征尺寸的减小导 致相邻总线的间距减小。这些因素使得相邻总线之间的寄生电容以及总线相对于 衬底的寄生电容不断增大；同时，由于总线上挂有很多功能模块，总线的电容负载 也很大，尤其是总线与片外设备相连时，负载高达5 0 p f ，比内部节点的电容负载 高出三个量级。总线上的寄生电容及负载电容不仅会产生串扰和延迟效应，同时 会导致总线功耗的急剧膨胀。这些因素使得嵌入式处理器的总线动态功耗已达到 总动态功耗的7 0 ，有效降低总线的动态功耗是降低芯片动态功耗的关键。 在各种嵌入式处理器中，指令和数据存储器不仅仅占用大量的芯片面积，同 时对存储器周期性的读取也是主要的功耗来源。关于指令内存的功耗可以分为两 方面。第一个就是内存阵列的读写时的功耗，由内存大小和结构决定。为了减小 这部分功耗，可进行目标码压缩，目的在于码长最小化。码长减小后，占用的内 存也就少了，也就使得从内存阵列读取的功耗更低。 指令从内存到处理器前端的传输是指令内存功耗的另一来源。为了实现不同 4 总线低功耗编码技术 的系统功能，一个典型的智能数字产品设计包含许多嵌入式处理器。在他们经常 执行普通的功能时这些处理器通常共享芯片的指令内存或指令缓存。这种结构导 致芯片指令内存或缓存星状拓扑连接并且需要长的相互连接的总线。这种类型的 s o c 结构通常用于有d s p 处理芯片的核心的数字处理产品，这些处理芯片并行处理 一个任务，共享指令内存。进一步说，对多处理器平台各自分配独立的指令缓存 不切合实际，还会导致额外的功率和面积损耗。因此，传输指令到嵌入式处理器 依赖于大容量长互连总线。每个周期对这些内存的读取是为了接收下一指令并执 行，这将会使相关的功耗增加。在多媒体任务中频繁的使用v l i w 处理器将会增大 功耗，因为这些嵌入式处理器使用非常宽的指令总线。因此，处理器与他的指令 内存之间传输功耗是总线功耗的主要因素。 普遍认为，通过以下几种方法可减少总线的内连线电容对功耗产生的影响。 1 增大总线布线间距 此方法通过增大总线间的间距减小总线间的寄生电容，从而降低功耗。但会 导致总线所占据的面积过大，因此很少采用。 2 通过p l a c e & r o u t e ( p & r ) 工具减小总线问边到边的相对面积 对于采用多重总线结构和多核技术的s o c 芯片，其互连线的复杂性导致复杂 的布线问题，使得此方法很难得到令人满意的结果。 3 改变总线的几何形状 这种方法典型应用是使总线线条高度大于总线的宽度，从而减小整体总线的 布线宽度，这样可以减小总线长度，以达到减小内连线寄生电容的目的。但总线 间侧面相对面积的增大会增大寄生电容，使总寄生电容的减少十分有限。 4 总线编码技术 根据总线数据的具体特征，采用相应编解码方式，减小相邻数据的海明距离 ( h a m m i n gd i s t a n c e ) ，从而减小总线的动态功耗。 嵌入式处理器逐渐增大的芯片规模、多核并行的体系结构、i p 复用等都增加 了总线负载电容和寄生电容，总线编码技术目的在于传输字节最小化，来减小总 线功耗，是减小总线动态功耗最为有效的方法。 第一章绪论 1 2 本文工作的意义与内容安排 1 2 1 本文工作的意义 由于系统的集成度提高，产品体积缩小，电路的功耗越来越成为一个突出的 问题。诸如笔记本电脑、各种便携式个人通信设备等需要低功耗和高处理能力的 便携式设备的应用，使得功耗限制在高密度u l s i 芯片中越来越明显。过去，i c 设计人员主要关注速度、面积、成本、可靠性，然后才是功耗问题。但现在，功 耗问题已经成为设计人员需要考虑到一个非常重要的指标。对于便携式产品来说， 有时候功耗比速度更加重要。对于非便携式产品来说，减小功耗，可以降低封装、 冷却和散热的成本。减小嵌入式产品中处理器的功耗是降低功耗的关键，因其占 设备功耗的主要部分；而集成电路技术的发展使得处理器中总线功耗占据动态功 耗的7 0 。随着集成电路技术的进一步发展，总线上动态功耗的比率将进一步提 升，有效降低总线的动态功耗对降低芯片的总功耗具有非常重要的意义。针对具 体总线形式和数据处理算法的总线低功耗编解码技术对解决具体芯片的总线低功 耗设计具有更为明确的指导意义，以此为基础的编解码i p 核将提供有针对性的低 功耗总线实现方式 本文主要内容是在详尽地分析各种功耗产生来源的基础上，关注于低功耗设 计的一个方面低功耗总线编码技术的研究。本文总结了主要的低功耗总线编 码技术，并进行了原理分析和算法实现，得到了仿真结果。在此基础上，结合深 亚微米总线模型，提出了一种通过合理布线降低总线功耗的方法，使地址总线的 功耗降低了1 5 。 1 2 2 章节安排 本文的主要工作是通过对低功耗技术的研究，选取总线低功耗编码为研究方 向；通过深亚微米下的总线模型，提出新的低功耗布线技术；最后进行实现和仿 真。 第一章分析本文的研究背景和意义。讨论在低功耗技术背景、国际上低功耗产品 的发展现状、本文的研究方向总线低功耗技术的必要性；最后是本文研究 的意义和文章安排。 第二章主要是数字低功耗技术的综述。分析了功耗产生的来源；降低功耗的理论 上的分析；最后从系统到单元详细分析了现有的低功耗技术。 第三章主要为对总线低功耗编码技术做一个详细的总结。首先总结了总线低功耗 编码技术的发展历程，然后分别分析了地址总线编码和数据总线低功耗编 6 总线低功耗编码技术 码的典型编码。详细分析了它们的原理和算法思想，并通过综合工具实现 了这些编码技术。 第四章主要是关于深亚微米下的低功耗布线技术的研究。通过分析深亚微米工艺 中出现的新情况，建立了深亚微米下的总线模型。根据新的总线模型，表 征了相邻耦合的动态功耗。根据程序总线的数据特征收索得到最优的排布 方案，并根据结果提出一些新的方案，最后进行仿真和验证。 第五章对本文的总结和展望。 第二章数字集成电路低功耗设计技术 7 第二章数字集成电路低功耗设计技术 本章主要任务是，对当今集成电路中产生功耗的来源做一个详细的分析，特别 是c m o s 集成电路是如何产生功耗的。在此基础上，对深亚微米下总线功耗的产 生进行了研究，推导出新的总线模型。 2 1 数字集成电路的功耗来源 要进行电路功耗分析，首先必须清楚数字电路中功耗产生的原因当今数字i c 主要是由c m o s 电路组成，我们就集中分析c m o s 的基本单元反相器的功耗产生原 因。c o m s 电路中主要有要有四种功耗因素，分别为：1 、信号变化时电路电容充 放电引起的动态功耗；2 、结反偏时的漏电流：3 、信号在上升和下降时间中短路 电流引起的功耗；4 、在某些逻辑类型如伪n m o s 管中存在的静态偏置功耗。下边 对它们进行分别说明。 2 1 1 充放电功耗 在数字c o m s 电路中，开关功率的损失是由电源对输出节点电容的充放电所造成 的。在充电过程中，输出节点电压会从0 完全转换n v 。，电源中的一半能量将以热 点形式在p m o s 导通时被消耗掉。而电源在放电时不会损失能量，而充电时存储在 输出电容中的能量被n m o s 导通时消耗量，这时输出电压从v d d 下降n o 。我们以 c o m s 电路中的一个基本单元c m o s 反相器为例，分析动态功耗的产生。 v d d v i n 图2 1c m o s 反向器 动态开关电流 c l o a d 总线低功耗编码技术 如图2 1 所示，c m o s 反相器中，c l 0 a d 是负载电容值，他是由寄生电容、互连 电容和负载电容三部分组成的。寄生电容由m o s 电路中的漏极扩散去决定。总的扩 散电容与节面积近似为线性关系，因此漏极扩散区面积决定了输出接点寄生电容 的大小。门之间的互连线决定了总电容的互连电容。在亚微米技术中，与晶体管 相关电容相比，互连电容占主导地位。 任何c o m s 逻辑电路都可以通过充电使输出节点上升至l j v d d 所需的能量加上 输出负载电容放电到地所释放的能量( 理想情况) 。具体的表达如下式所示： = 斯警m 点t ( 哪孑d v 煳 ( 2 1 ) 求出这个积分就会得至t j c m o s 逻辑电路的平均动态功耗表达式： _ 丁1c 如耐嘧( 2 2 ) 上述的表达式只是c m o s ( - j 节点经历一次从0 n v , t d 功耗转换，这种假设并不总是 正确的，节点的转换速率可能比时钟速率慢，这取决于电路的拓扑结构、逻辑类 型和输出信号的统计值。为了更好地表达这一现象，我们引入参数a ，它是在每 个时钟周期内，电压转换的实际次数。因此平均动态功耗可以用以下公式表示： v g = 倪c f o 耐k 瑟厶 ( 2 3 ) 其中，厶为时钟频率。本文的重点就在于通过编码降低信号电压的反转几率。 2 1 2 短路电流功耗 理想c m o s 电路的晶体管改变状态不需要时间，不存在从电源到地的通道。实 际上，当门输入的上升下降时间或下降上升时间不可忽略时，将可能存在从电 源到地的短路电流。j t i ：i n m o s 管的开启电压是v t n ，p m o s 管的开启电压是v t n ，则当 v t n v m v i l l i v r p l 成立时，将出现短路电流。输入电压的上升下降时间越长，则短 路电流存在的时间越长，平均短路电流越大。假设把短路电流的脉冲近似成三角 形，且输入输出的上升和下降时间都是对称的，可以计算出每个时钟周期消耗的 能量为： e d p 三v d d i p e a k t s c 2 + v d d i p e a k t s c 2 = v d d i p e a k t s c ( 2 4 ) 其中t s c 为短路的时间，i p e a k 为短路电流，v d d 为电源电压。现在计算短路的平 第二章数字集成电路低功耗设计技术 9 均功耗为：p = v d d i p k t s c f = c s c w d d 2f ( 2 5 ) 如果再考虑前后数据的变化几率，就很容易得出，短路电流功耗的计算与充 放电这种情况及其类似。都为口v d d 2 c f , 只是对应的负载电容不同而己。 为了减少总的平均短路电流，通常希望输入和输出的上升下降时间相同。 短路电流的峰值与器件尺寸有关，但平均短路电流却基本上与尺寸无关。当 峰值电流增加时，上升下降时间减小，所以平均电流保持不变。 短路电流与电压的关系取决于沟道长度。对短沟道情况，由于速度饱和电流 是常数，因此平均功耗与电压成正比。对长沟道没有达到速度饱和的情况，平均 电流正比于电源电压，因此功耗与电压的平方成正比。对大多数芯片来说，短路 电流功耗占总的动态功耗的5 1 0 0 , 6 。 2 1 3 漏电流功耗 漏电流功耗主要由制造工艺决定，分两部分，在c m o s 电路中，有两种漏电流， 一种是反偏p n 结漏电流，另一种是亚阈值沟道电流。其实c m o s 电路理论上不会 有功耗损失，因为从供应电源到地面没有直接的路径，但实际上晶体管的行为并 不完美，总有漏电电流的出现。 反偏p n 结漏电流是当n 型晶体管的源漏接到电源，或者p 型晶体管的源漏接 到地，就会产生反偏p n 结漏电流。由于c m o s 器件结构存在寄生效应，会在源和 漏之间形成p n 结，如图2 2 ( a ) 所示。源和漏之间的反偏结电流穿过阱，其大小 取决于温度，工艺，偏置电压以及p n 结的面积。根据半导体物理的分析可得反偏 p n 结电流为 k = ( p 川一1 ) ( 2 6 ) 式( 2 6 ) 中i 。为反偏饱和电流，它取决于制造工艺齐i ：i p n 结面积。v t i l 经常出现 在漏电流方程中，它称为热电压，如式( 2 7 ) 所示。 z , h = k t q ( 2 7 ) 式( 2 7 ) 中，k = 1 3 8 ( 1 0 2 1 ) j k 为玻尔兹曼常数，q ：1 6 0 x 1 0 - c 为单个电子电 量，t 是器件的工作温度，室温时，t = 3 0 0 k ，则v t h = 2 5 9 m v 。式( 2 7 ) 适用于v 为负值，由于室温下v t l l 仅为2 5 9 m v ，因此一般情况下i v t h l v t 时降低电压，延时就以线性增加，此时可以用改变电路结构等措施来 弥补低电压带来的延时增加，但当电压进一步降低到接近阈值电压时，漏电流迅 速增大。为了避免这种情况发生，电压最多只能降到2 v 左右。 与电源电压降低相关的另一因素就是阈值电压。在低电源电压的情况下，较 低的阈值电压有利于保持性能的变化趋势。然而，阈值电压的降低会导致截断电 流的剧烈增加，因此阈值电压下限的设计应该充分考虑到电路的运行稳定性以及 功耗等制约因素。除此之外必须对阈值电压耗尽加以严格控制，从而使之与电源 电压保持适当的比例。阂值电压耗尽对噪声容限，备用电源功耗以及瞬间电源功 耗都将产生一定的影响。 3 2 5 延 迟 2 1 5 l 0 5 u 1u zu 了u 45u 6 蹈店勿 图2 。5c m o s 反相器门控延迟时间与阈值电压电源电压的关系 图2 5 给出了c m o s 反相器中门控延迟时间与v t l l d d 之间的相互关系。当阈 值电压达到v d d 2 时，延迟时间迅速增加，从而导致了m o s f e t 电流的剧烈降低 以及c m o s 反相器门限地相应增高。在另一方面，降低阈值电压能够迅速改进门 控延迟时间。因此，在高速运算的情况下，v t l l d d 这一比值应该达到或小于2 0 ， 并且在降低电源电压的同时还要尽可能低的减少阈值电压。然而，由于在各代所 有的设备中，阈值电压的降低会使m o s f e t 切断电流急剧增大。并且使其o n o f f 比值减少。此外，由于交换瞬时电流的存在，阂值电压降低还会使得功耗增大。 在高阈值电压的条件下，这样产生的瞬时功耗相对于总的功耗是可以忽略的。 在另一方面，在低阈值电压的条件下，瞬时功耗会随着瞬时电流而迅速增加。 这也就造成了如果要同时具有低功耗和高运算能力，必须对v t i l 比值作出一定 的折中调整，如表2 1 所示。 第二章数字集成电路低功耗设计技术 表2 1 供电电压v d d 与阈值电压关系表 2 0 0 22 0 0 52 0 0 8 2 0 1 l 2 0 1 4 v d d ( v ) 1 51 20 90 70 6 v t ( v ) 0 40 40 3 50 3o 2 5 2 2 2 减小负载电容 动态功耗与负载电容成正比，因此减小负载电容成为降低功耗的另外一个重 要途径。由2 1 1 中所述，c m o s 电路中，电容主要由两方面构成：一方面是器件 栅电容和节点电容，它们和器件工艺有关；另一方面是连线电容。随着工艺的发 展，连线电容己超过器件电容，为了减小电容，在工艺方面可以选择小的器件， 物理设计时减小连线长度。 在深亚微米时代，集成电路功耗越来越多是由于互连线造成的，出现这一增 长主要归因于一些全局线路，如数据通路、时钟信号和定时信号。人们发现，对 于采用门阵列和基于单元库的电路设计，其电子线路和时钟信号所直接造成的功 耗在芯片内部总功耗中分别占到4 0 到5 0 。对于可重构电路，互连线的影响则 更为显著。曾经有过这样的报导，在品种繁多的各式电子设备中，采用传统的现 场可编程门阵列( f i e l dp r o g r a m m a b l eg a t e a r r a y ，f p g a ) 的设备，其功耗的9 0 以上都是由互连线造成的【】。因此，采用能够降低这一比率的技术都是很重要的。 对于芯片与芯片之间的互连，其电子线路可以作为传输线路来对待，而且无论是 在电路级或是r t l 级，均有不同程度的低功耗输入输出( i o ) 方案可供参考。 有一种颇为有效地降低芯片内部互连线功耗的技术，这就是减少线路内部信号的 电压漂移。在一些文献中，已经提出了多种减少漂移的互连电路方案。这些方案 给出了一系列潜在的降低功耗的措施，但是其他对复杂性，可靠性以及性能等因 素的考虑也起着关键的作用。 2 2 3 降低开关活动性 在c m o s 电路中，功耗和开关活动性息息相关。若信号活动性为0 ，即使负载 电容很大，它也不消耗能量。人们研究了减小开关活动性的低功耗方法，开关活 动性与数据频率和开关活动率有关，数据频率是描述单位时间内信号到达节点的 次数，活动率是描述到达节点时信号的翻转几率。 值得注意的是，在有些c m o s 电路中，g l i c t h 占据了相当一部分开关活动性。由于此类信 号没有任何作用，因此它造成系统功耗的白白损失。g l i e t h 由电路中的比较器、进位加法器、 解码器等运算逻辑部件形成，它一旦形成便向下一级电路传播，直到寄存器为止。因此它所 1 4 总线低功耗编码技术 造成的功耗与它流过的路径有关。它传播经过的单元越多，浪费的功耗便越多。为了降低g l i c t h 带来的浪费，一种办法是消除g l i c t h 的产生，另一办法是缩短其传播长度。 以上内容主要是由公式( 2 1 ) 出发，推导出降低功耗的可行性分析。从整体 上分析降低功耗的主要途径，又分别作了一一说明。而实际中的低功耗技术也都 遵循这些原则性的方案，以后继续介绍低功耗的使用技术。 2 2 4 总结 综上所述，决定功耗的因素有工作电压，负载电容和开关活动性，c m o s 电路 的低功耗设计必须综合考虑这三个因素。具体的途径有： 1 、减少活动性。对系统进行有效的功耗管理，用门控技术关闭没有任务的单 元，甚至在系统闲置时关闭电源；合理选择逻辑单元避免或减小9 1 i c t h 的产生；用 专用电路代替可编程硬件，采取规则算法和结构减少控制电路；另外，在系统集 成时，需要根据系统需求合理地选择集成部件。 2 、面积、性能和功耗的均衡设计。：必要时用少许面积或者性能换取功耗，这 三个约束往往相互制约，但可以相互转化，因此在低功耗设计中，常常用少许面 积或性能换取功耗的优化。例如，可以通过并行设计和流水线设计。 3 、合理的布局和划分，使数据尽可能在模块内处理。在c m o s 电路中，数据 总线是功耗的一个重要来源，因为它具有很高的开关活动性和负载电容。信号通 过总线在芯片的各个单元之间传送，造成严重的功耗。为了避免或减小这种高功 耗的总线通讯，可以对数据路径进行合理的布局和划分，尽量使数据在模块内处 理，使用功耗相对较低的局部总线。 2 3 不同层次低功耗设计方法 i c 的低功耗设计涉及i c 初期开发到生产工艺的各个阶段，采用的设计方法是 按不同的设计层次采用相应的功耗优化设计技术，低功耗设计大致分为系统结构 级、寄存器传输级、门级、电路级四个层次，层次越高，降低功耗的余地就越大。 实践证明，按照自顶向下的电路设计方法，在不同设计层次上对功耗进行优化时， 改善的程度是不同的，设计层次越高，优化所能达到的效果越好。在低层次的设 计中，由于电路的主要构架己经确定，这时再进行低功耗设计的效果是有限的。 所以，低功耗设计应着重在早期的高层次设计中进行。系统结构级的低功耗设计 效果最好，寄存器传输级次之，门级和电路级的低功耗设计相对较小。以微处理 器设计为例，设计时应尽量在诸如系统结构级上进行优化，它们的优化程度从 2 0 一- 9 0 不等，r t l 级优化程度为1 0 1 5 ，而到版图级时优化程度则小于5 。 第二章数字集成电路低功耗设计技术 1 5 表2 2 低功耗设计与设计层次的关系 设计的层次节约功耗 系统结构级功耗优化 n 丰1 0 0 r t l 级功耗优化 1 0 1 5 门级功耗优化5 1 0 电路级功耗优化 2 5 2 3 1 系统级低功耗设计技术 1 、系统软硬件的划分 软硬件划分是从系统功能的抽象描述着手，把系统功能分解为硬件和软件来 实现。一个系统应具有的功能，既可通过在i c 上运行软件来实现，也可通过i c 内建的专用电路来实现，比较两者的功耗得出一个低功耗的实现方案。软硬件的 划分处于设计的起始阶段，为降低功耗带来更大的可能。 2 、可变电压和多电压技术 从i c 功耗来源分析可以看出，芯片功耗与电源电压成正比，降低工作电压是 最直接有效的降低功耗方法。通常i c 电路都工作于相同的电压，而可变电压技术 ( d y n a m i cv o l t a g es c a l i n gd v s ) 根据系统的不同工作状态对系统性能的不同要 求，以及不同的功能模块，动态地改变电压或采用多电压供电，以最大限度地降 低功耗，如图2 6 所示。动态改变电压技术的制约因素是电压转换电路的功耗和电 压转换时延；而多电压方式则在许多规模和复杂度较高的i c 中得到了较多的应用， 例如，在处理器核心，采用较低的工作电压，降低核心运行功耗，而在i o 部分则 采用较高电压，有较强的驱动能力和抗干扰能力。 图2 6d v s 方块图 1 6 总线低功耗编码技术 r t l 级设计时双开启电压 i8 】( 多开启电压) 电路的使用，也应在系统结构级 设计时加以考虑，以均衡速度和功耗的要求；低开启电压电路信号翻转速度快， 但漏电流功耗高( 在深亚微米电路中，漏电流功耗已成为i c 功耗的主要组成部分) ； 高开启电压电路信号翻转速度慢，但漏电流功耗低。可在关键的速度要求高的模 块或路径上采用低开启电压电路，而在速度要求不高的部分采用高开启电压电路， 以节省功耗如图2 7 所示。 v d dv a d 低阈值模块 s e e c t c v t 低阈值模块 图2 7 多阈值电路结构 3 、动态功耗管理 由于i c 的功耗正比于i c 的运行频率，动态功耗管理的一种方法是在i c 不工 作时，将其时钟频率由最大降至一个容许的较低的频率，进入低功耗的休眠状态， 以降低功耗。由于系统在正常工作状态和休眠状态之间的转换需要时间，因此转 换将影响系统性能。该技术的核心是如何根据系统的状态信息决定系统何时进入 低功耗的休眠状态，现在主要使用基于预测算法的技术和基于随机控制的技术。 另一种是使用门控时钟【l9 1 ，虽然它在r t l 级设计时加以实现，但由于它在现 代i c 低功耗设计中起着十分关键的作用，在系统结构级设计时，也应该加以充分 考虑。门控时钟是在i c 的某些功能单元不工作时，阻断该功能单元的时钟输入， 停止该单元的工作( 停止单元内部信号翻转) ，从而降低i c 的运行功耗。门控时 钟就是在i c 时钟分配网络中加入门控逻辑，控制功能单元的时钟输入；功能模块 存在关闭和重新开启的时间开销，不可避免地会整体降低系统性能；由于使用该 技术时，功能单元关闭速度快( 功能单元 e n a b l e 图2 9 门控时钟 s r e e l k t e s te 1 1 e l ke n 图2 1 0 改进型门控时钟 然而，时钟控制容易引起毛刺，图2 1 0 是改进型的门控时钟，消除了毛刺。但 是也要对信号加以严格的时序限制并对其作仔细的时序验证。 4 、消除g l i c t h g l i t c h 所造成的功耗损失对系统功耗具有很大的影响，对数据通路的结构进行 重组可以减少伪跳变( g l i t c h ) 。g l i t c h 电路中的比较器，进位加法器，解码器等运 算逻辑形成的，它一旦形成便向下一级电路传播，直到寄存器为止。因此g l i t c h 所 造成的功耗与它流过的路径有关，它传播经过的单元越多，其所浪费功耗的功耗 便越多。 为了控带l j g l i t c h 功耗，一方面，在设计时应减少g l i t c h 的产生。另一方面，对 电路结构重组，缩小其传播的路径长度。图2 1 l 显示了结构重组对g l i t c h 传播的影 总线低功耗编码技术 响，电路由一个加法器和两个多路器组成，g l i t c h 由加法逻辑产生，显然在右边的 电路中g l i t c h 要比左边重组前的电路少传播一个选择器，从而节省了功耗。 abecd 图2 1 1 数据通路不同组合 图2 1 1 显示了两种实现布尔逻辑 1 6 】的方法，假使门延时和信号到达时间均相 同，在输出到达稳态以前，链式结构信号翻转次数高于树式结构，这是因为在链 式结构中每一次输入翻转都将诱发输出翻转，这些翻转又向它的下一级传播，若 门级网络的逻辑深度为n ，那么这些g l i t c h 的以n 的速度增长。而在树式网络中， 由于结构是对称的，它的逻辑深度少，因而可以避免g l i t c h 。 u t 树式电路 图2 1 2 逻辑结构减少g l i t c h 另外，通过调整门的尺寸，平衡信号延时也可以以消除g l i t c h 。而且，通过流 水线设计在不同深度的逻辑间插入缓冲器，也可以消除g l i t c h ；由于g l i t c h 和逻辑 深度有关，因此减小逻辑深度是减d x g l i t c h 的重要途径。 5 、操作数隔离技术【9 j 操作数隔离技术类似于门控时钟技术，不同的是操作数隔离技术是对一些大 的操作单元的输入进行控制和隔离，减少操作单元不必要的计算和工作来降低系 统的功耗。这些操作单元一般处理数据多，功耗比较大，例如乘法器、累加器、 减法器、移位器等。如图2 1 3 所示，数据进入各个操作单元，但是只有被选择的 a b c d a b c d 第二章数字集成电路低功耗设计技术 2 1 结果传播到下一级寄存器，这就意味着其他操作单元的计算是无用功，造成了功 耗的浪费。图2 1 4 就是带有操作数隔离技术的操作单元，对未被选择的操作单元 进行操作数隔离，禁止数据进入未被选择的