（微电子学与固体电子学专业论文）纳米级cmos高速低功耗加法器设计研究.pdf

摘要 摘要 全加器( f u l l a d d e r ) 作为基本的运算单元，在很多v l s i 系统中都有很广 泛的应用，是构建c p u 和d s p 等运算电路的核心，其速度和功耗以及面积等 的性能将直接影响到整个集成电路的表现；如果能将这些性能改进，势必对集 成电路整体性能有所提升；而随着信息技术的不断发展，人们对低功耗，高性 能和高集成度的不断追求，电源电压不断降低，特征尺寸不断减小，已经达到 纳米级水平，由此在集成电路设计中越来越多新的物理效应需要加以考虑，比 如低电源电压下的信号驱动能力、互连延迟，纳米集成电路的漏电，功耗密度 和物理实现等等；这些对低功耗高速度的追求对在纳米工艺下设计全加器的提 出了许多挑战。 本文基于9 0 纳米c m o s 工艺，设计了一种电路结构简单，延时小，功耗 低，芯片面积小的c m o s 全加器；该全加器单元共用1 1 只晶体管，通过在关 键路径上采用三管x n o r 门实现高速进位链，并且用反相器补充由于阈值电压 损失造成的关键路径上逻辑电位的下降，达到进位位全摆幅输出，保证了输出 信号的驱动能力，满足了高速和低功耗的要求；通过h s p i c e 仿真，并与现有 的进位位输出全摆幅全加器比较，本文提出的全加器结构在速度、功耗、面积 性能上均有很大的提升。 关键词：纳米c m o s 全加器高速低功耗 a b s t r a c t a b s t r a c t f u l l a d d e r ( f u l l - a d d e r ) h a sv e r yw i d e l ya p p l i c a t i o na st h eb a s i co p e r a t i o nu n i t i nm a n yv l s is y s t e m s ，s u c ha sc p ua n dd s pc e l l ，i t ss p e e d ，p o w e rc o n s u m p t i o na n d a r e aw i l ld i r e c t l ya f f e c tt h ep e r f o r m a n c eo ft h ee n t i r ei n t e g r a t e dc i r c u i t ；e n h a n c i n gi t s p e r f o r m a n c ei s c r u c i a lt om e l i o r a t i n gt h ep e r f o r m a n c eo fo v e r a l lc i r c u i t ；a st h e i n f o r m a t i o nt e c h n o l o g yc o n t i n u e st oe v o l v ea n de n d l e s sp u r s u i t f o r h i g h p e r f o r m a n c e ，l o wp o w e ra n dh i 班i n t e g r a t i o n ，t h ep o w e rs u p p l yv o l t a g ec o n t i n u o u s l y r e d u c e sa n df e a t u r es i z e sc o n t i n u e st od e c r e a s e ，t h ep r o c e s sh a sr e a c h e dn a n o m e t e r l e v e l ，m o r en e we f f e c t ss u c h a sl o ws u p p l yv o l t a g es i g n a ld r i v ec a p a b i l i t y , i n t e r c o n n e c td e l a y , n a n o i n t e g r a t e dc i r c u i t sl e a k a g e ，p o w e rd e n s i t y , a n dp h y 7 s i c a l d e s i g nw i l lb ef a c e dw i mm a n yn e wc h a l l e n g e sf o ri cd e s i g n t h i sp a p e rp r o p o s e dan o v e lc m o sf u l l a d d e rc e l li n9 0 - n a n o m e t e rp r o c e s s t h e p r o p o s e df ac e l lw h i c hi n v o l v e so f11t r a n s i s t o r s i ss u p e r i o ri na r e a , d e l a y , d i s s i p a t i o na n dc i r c u i tc o n f i g u r a t i o n ；w eu s e3 t - x n o rg a t ei nt h ec r i t i c a lp a t ho f h i g h - s p e e dc a r r yc h a i nt or e d u c et h ec a l t yd e l a y , a n d a tt h es a m et i m ei n s e r ti n v e r t e r t oc o m p l e m e n tt h el o g i cv o l t a g ed e c r e a s i n gc a u s e db yt h r e s h o l dv o l t a g el o s s s ow e c a na c h i e v et h eh i g h - s p e e da n df u l l s w i n gs i g n a lo u t p u t , e n s u r et h ed r i v ec a p a b i l i t y a n dl o wd e l a y h s p i c es i m u l a t i o ni n d i c a t et h a tt h ep r o p o s e df u l l - a d d e rh a s o u t s t a n d i n gp e r f o r m a n c ea ts p e e d ，d i s s i p a t i o n a n d c h i p a r e ac o m p a r e dw i t h c o n v e n t i o n a lf u l l - s w i n gf u l la d d e r , i ti st h es u i t a b l ef u l l - a d d e rs t r u c t u r ef o rh i g h p e r f o r m a n c ea n d l o wd i s s i p a t i o na p p l i c a t i o n , a n di tm e e t st h ed e m a n do fr o b u s t ，e a s e a n dg e n e r a l i t yd e s i g nf o rl o wp o w e rs u p p l ya n dn a n o c m o s 。 k e y w o r d ：n a n o - c m o s f u l l a d d e r h i g h - s p e e dl o w p o w e r 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特，l i j j n 以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名幽丝：缀日期2 1 l 皇：；一 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本人签名： 导师签名： 日期墨! ! ：一 日期趁 ! ：主 第一章绪论 第一章绪论 1 1 本文研究背景 半导体集成电路制造工艺不断进步，特征尺寸不断缩小，工艺特征尺寸( f e a t u r e s i z e ) 缩d , n 纳米级；工艺技术对结构的影响通过几十年的积累产生了质的变化， 关于纳米工艺下的c m o s 集成电路设计的研究也越来越重要；随着集成电路的设 计进入到纳米时代，片内晶体管数目的增加大大增加了芯片复杂度( 目前复杂的 微处理器内部已经集成了几十亿个晶体管) ，晶体管特征尺寸的缩小则增加了物理 设计的难度( 纳米级的物理设计需要考虑串扰、片内参数漂移、可生产性、电源 完整性等一系列问题) ，这些都大幅度增加了设计成本及设计周期；在0 1 3 微米 之后晶体管工作电压难以随着工艺的进步而降低，虽然每个晶体管的功耗随着特 征尺寸的缩小有所减少，但晶体管数目的增加以及主频的提高使得整个芯片的功 耗大幅度增加，这部分功耗在芯片上产生热量使得芯片温度上升，会导致芯片效 率降低或者操作错误，也会使得便携式电子产品的电池寿命降低；此外纳米级工 艺中晶体管的漏电量大幅度增加更对功耗增加起着推波助澜的作用；所以在纳米 工艺条件下对集成电路新结构的探索和追求以及对功耗问题的研究已经成为芯片 系统设计的主题。 全加器作为i c 的最基本的算术单元，在各种运算当中得到大量广泛的使用， 如d s p 里面的基本算术单元，c p u 里面的算术逻辑单元a l u ，或是各种特殊应用 的集成电路a s i c ，以及各种密码系统的应用；其速度和功耗以及面积的性能直接 影响到整个集成电路的表现；如果能将全加器的速度、功耗和尺寸方面的性能改 进，势必对集成电路整体性能有所提升，所以各种不同构架的全加器单元不断被 提出来，各种结构的全加器又不断的被优化。本文提出的1 1 晶体管1 位全加器， 较当今各种文献介绍的全加器结构在速度和功耗以及尺寸上都有很大提升。 1 2 1 本文的主要工作 1 2 论文的主要研究工作及结构 本文的研究目地在于纳米级c m o s 高速低功耗加法器设计研究；研究工作主 要集中在纳米工艺下低功耗集成电路设计的挑战以及应对方法，并在分析当今各 2 纳米级c m o s 高速低功耗加法器设计研究 种全加器结构的基础之上，采用纳米工艺，提出了种新型的全加器单元一l l t 全 加器，实现了设定的高速低功耗的设计目标。 1 2 2 本文框架 本文共有六章内容。其中第一章对论文研究的背景以及作者的研究工作做了 简要介绍；第二章介绍了纳米工艺下，c m o s 集成电路低功耗设计面临的挑战以 及应对方法，包括纳米级c m o s 集成电路漏电流、延迟互连线和物理实现方法等， 最后引进了纳米集成电路的设计方法持续收敛方法学以及低功耗电路的层次化 设计方法；第三章介绍了加法器的基础理论和几种高位加法器的结构，总结了全 加器的主要性能指标；第四章主要介绍了各种1 位全加器的设计方法，并针对各 自特点，分析其应用领域；第五章提出了一种1 1 只晶体管实现的全加器单元，并 通过h s p i c e 仿真，与现有的进位位全摆幅全加器比较，得到本文设计的全加器 在速度和功耗等性能上均有优异的表现；第六章对全文总结。 1 3 本章小结 本章主要介绍了本文研究背景，同时简要介绍了本人的研究工作和论文结构。 第二章纳米级低功耗c m o s 集成电路设计 第二章纳米级低功耗c m o s 集成电路设计 2 1 集成电路的发展己达到纳米级水平 2 1 1 硅基m o s 集成电路仍将是微电子技术的主流 为了提高电子集成系统的性能，降低成本，器件的尺寸不断缩小，制作工艺 的加工工艺不断提高，硅片的面积不断增大，同时集成电路的性价比也迅速提高。 i c 芯片的特征尺寸已经从1 9 7 8 年的1 0 u m 发展到现在的n m 级，集成度从1 9 7 1 年 的1 kd r a m 发展到现在1 gd r a m ；硅片直径尺寸也逐渐由2 英寸、3 英寸、4 英寸、6 英寸、8 英寸过渡到1 2 英寸。 在2 1 世纪的前半叶，微电子产业仍将以尺寸不断缩小的硅基c m o s 技术为主 流。尽管目前微电子学在化合物和其他新材料方面的研究取得了很大进步，j 但是 还远不及成为主流的条件；根据科学技术的发展规律，一种新技术从诞生到成为 主流技术一般需要二三十年的时间，硅集成电路技术从1 9 4 7 年发明晶体管到2 0 世纪6 0 年代末成为大产业也经历了2 0 多年的时间。另外，全球数以万亿计美元 的设备和技术的投入，已经使硅基工艺成为了一个非常强大的产业能力；同时， 长期的对硅基工艺的投入研究应经使得人们对硅及其衍生物的各种属性达到非常 熟悉的、十分透彻的理解，对其了解程度达到了自然界1 0 0 多种元素之最，这是 非常宝贵的知识积累，产业能力和知识积累决定了硅基工艺至少将在未来的3 0 5 0 年内仍起到骨干作用平； 微电子技术除了在以特征尺寸为代表的加工工艺技术外，还有落后于加工技 术之后的设计技术、系统结构等方面需要进一步大力发展，这些技术的发展必将 使微电子产业持续高速发展。另一方面，随着微电子技术应用领域的不断扩展， 集成电路将向集成化系统芯片即s o c 方向发展，在一个微电子芯片上将信息的采 集传输、存储、处理等功能结合在一起，实现真正的系统芯片；同时微电子技术 还广泛的与其他学科结合，诞生出一系列新型的科学，微电子机械体统m e m s 和 d n a 芯片便是两个典型的例子。由此可以肯定，2 1 世纪仍会在相当长的时期内保 持其蓬勃发展的势头，硅基c m o s 仍然会是微电子技术的主流【l l 。 2 1 2 等比例缩小定律仍然有广阔的发展前景 等比例缩小定律( s c a l i n g 。d o w n ) 是1 9 7 4 年由d e n n a r d 提出的，该论文发在 1 9 7 4 年低9 期的“i e e ej o u r n a lo fs o l i d - s t a t ec i r c u i t 杂志上。他的基本思想就是， 4 纳米级c m o s 高速低功耗加法器设计研究 在m o s 器件内部电场不变的情况下，通过等比例缩小器件的纵向和横向尺寸，以 增加跨导和减小负载电容，由此提高集成电路的性能。为保证器件内部电场不变， 电源电压也要与器件尺寸缩小相同的倍数。这种维持器件内部电场不变的等比例 缩小定律叫做恒定电场定律，简称c e 律； 等比例缩小定律是超大规模集成电路迅速发展的基点。几十年来，集成电路 工艺技术和器件物理的研究和开发都是围绕这个基点进行的；正是由于器件在等 比例缩小技术方面的不断进步，集成电路才有了今天的辉煌成就；但是简单的恒 定电场等比例定律也存在较大的问题，其中主要有 1 ) 阈值电压不可能缩的太小，因为阈值电压的降低会造成电路抗干扰能力的 降低，泄漏电流增加，不利于动态节点电平的保持，会引起静态功耗的增加； 2 ) 源、漏耗尽区宽度不可能按等比例缩小； 3 ) 电源电压标准的改变会带来很大不便； 为了克服c e 律中存在的问题，人们提出了“恒定电压等比例缩小”规律，简称 c v 律。在实际的集成电路设计中，采用的等比例缩小原则是c e 律和c v 律折衷 进行；如为了维持标准的5 v 电压，在很长一段时间采用c v 律进行等比例缩j x 但是当器件尺寸缩小到亚微米之后，由于强电场，高功耗和功率密度等引起的各 种问题限制了器件参数按c v 律进一步缩小，因而电源电压必须降低；同时又要考 虑到不能使阈值电压太低而影响电路的性能；因而实际上电源电压降低的比例通 常小于器件尺寸的缩小比例，也就是说在集成电路发展过程中采用的是不完全等 比例缩小原则。 根据等比例缩小原则，通过缩小器件尺寸使集成电路的集成度、速度等参数 提高，但是实际上由于各种寄生效应不能等比例缩小，因此集成电路性能也不能 按照等比例提高；影响集成电路性能的主要因素有： 由于电压不能与器件尺寸按相同比例缩小，造成器件内部电场增强；这将对 小尺寸器件带来一系列的影响，如，薄栅氧化层的可靠性，载流子迁移率退化和 速度饱和，强场下的量子效应等； 由于寄生效应不能等比例缩小，当器件尺寸很小时器件的寄生效应影响大； 如，源漏区的寄生串联电阻增大，使有效工作电压减小；金属互联线在整个集成 电路芯片中所占的面积越来愈大，有的甚至高达8 0 以上，互联线的电阻和寄生 电容对电路性能的影响不能随着器件尺寸的缩小而缩小，相反，互联线的影响越 来越严重； 随着器件尺寸的缩小，电源电压也必须降低，这不仅使寄生效应的相对影响 加大，而其而使得器件的阈值电压的设计和控制更加困难。 正是由于这些原因，当器件尺寸缩小到纳米级时，传统的器件和电路结构以 及分析方法会遇到很大的挑战，所以对纳米集成电路的研究是对今后微电子技术 第二章纳米级低功耗c m o s 集成电路设计 的发展至关重要。 2 2 纳米c m o s 集成电路面临的挑战 2 2 1 器件尺寸缩小对工艺的挑战 在器件尺寸不断按比例缩小过程中，集成电路的实现存在着许多工艺上的挑 战，微电子学的发展面临关键时刻，即随着硅片上元件集成度的提高和元件尺寸 的缩小，针对1 0 0 r i m 以下的硅基c m o s 集成电路工艺技术主要面临着三个层面上 的挑战，即器件设计与制备技术，光刻技术和互连技术【2 】。 c m o s 集成电路遵循摩尔定律发展，必须通过不断缩小尺寸增加单个芯片上 的功能，这一方面对于光刻技术不断提出更高的要求，另一方面为保证电路性能 的改善，器件的纵向尺寸和横向尺寸一起按比例缩小。随着集成度的提高，电路 复杂性增加，连线层数增加。由于芯片面积不断增加，要求硅片尺寸随着增大， 这对于设备供应商和工艺线上的工程师都提出了挑战。 光刻技术 光学光刻技术通过不断缩小光源的波长和提高透镜的数值孔径，使分辨率不 断提高。目前采用的带有扫描的1 9 3 r i m 波长的步进光刻机，可以实现1 3 0 n m 的特 征尺寸，采用分辨率增强技术如相移掩膜或光学临近修正技术等，可以使光学光 刻极限推进到9 0 r i m 。采用1 5 7 n m 波长的光刻技术，光学系统可采用c a f 2 晶体材 料，为7 0 r i m 特征尺寸的c m o s 芯片的流片创造了条件。不过要实现5 0 r i m 以下的 工艺，必须发展新一代的光刻技术，如紫外光e u v 、x 射线、电子束和离子束光 刻等。 氧化、扩散工艺 过去采用批处理高温氧化扩散工艺将逐步减小。对于要求较深扩散区或较厚 氧化层的工艺还将采用小批量高温处理，这样有利于降低成本。由于源漏区结深 也会随着沟道长度一起缩小，为了实现浅结和精确的沟道掺杂剖片的控制，单片 加工的离子注入工艺正逐步取代批量处理的扩散工艺。先进的c m o si c 已经采用 浅的沟槽隔离，这将进一步减小高温处理的扩散工艺。为了从根本上改进电路的 性能，纳米c m o s 电路必须开发出新的器件结构，如薄膜全耗尽s o i 、提升的源 漏区结构等。 薄膜淀积 现在应经普遍采用化学气相淀积c v d 技术淀积介质或其他材料薄膜，对导体 膜则采用物理气相淀积p v d 技术；今后c m o si c 会普遍采用铜互连和低介电常 数的介质材料，因此要发展适合铜互连的工艺技术。为了实现多层互连，要保证 纳米级c m o s 高速低功耗加法器殴研究 硅片表面平整：化学机械抛光c m p 已经成为一项重要的工艺技术。当然未来的更 小尺寸的集成电路互连可能还会采用射频互连或者光互连技术。 单片全自动加工 进入到纳米尺寸的微电子技术，不经要求加工的工艺线宽越来越小，精度越 来越高而且对工艺的均匀性，材料的缺踏密度以及热应力等方面的要求也更加 严格，因为生产商会采用更大的硅片直径，来来的硅片将达到4 5 0 m m 以上。对于 这样的硅片必须实现1 0 0 的单片加工，通过深探测器实现加工工艺控制；对于 1 0 0 瞥片加工如何提高生产效率，采用自动化生产控制以来达到缩短加工时间 和提高成品率是很重要的研究课题。 2 , 2 2 纳米级i c 低功耗设计考虑 便携式电予产品的发展，使得对i c 设计提出更高的挑战：高性能，低的功耗， 小面积等等。其中，功耗问题尤为突出，尤其是进入1 3 0 n m 、9 0 h m 节点后，单位 面移 上的功耗南度急剧k 升，如图2i 所示。因此，功耗已成为继传统二维要素( 速 度、面积) 之后的第三维要桑唧。 首先是手持设备的出现对功耗提出了更高的要求。它们均由电池供电，因此 电池使用寿命是评估这类产品很重要的一个指标，实际上，这类产品成功的商业 范例正是依赖于该产品的重量、价格以及电池使用寿命。但是电池的价格与重 量成为降低系统价格与重量的瓶颈，只有采用低功耗技术才足解决该问题的有效 途径。 其次足散热问题。集成电路消耗的能量绝大部分以热量形式散发出来，因此 必须采用有效的散热技术来保证芯片正常的工作温度。如果无法有效散热则会导 致电路性能下降。 图2i 功耗密度随_ 艺特征尺寸的变化帅线。 再次是可靠性问题。影响集成电路工作的可靠性和信号完整性问题都足与集 第二章纳米级低功耗c m o s 集成电路设计 7 成电路的峰值平均功耗有关。例如，当功耗较大时，在高层互连金属上有电迁移 现象，它会导致电子线路的短路或断路。电源线上取下降问题同样会影响电路的 可靠性，它降低了电路性能，减小了噪声容限，增大了时钟偏移。前述问题严重 影响了电路的可靠性，而降低峰值平均功耗则可以解决这些问题，提高电路的可 靠性。 最后是环境保护问题。功耗问题会直接或间接地影响环境，这就要求集成电 路设计时采用低功耗技术，以有效利用能源。 2 2 3 纳米级i c 的制造成本和承受能力 人们希望微电子技术继续按照摩尔定律的发展进行，但是特征尺寸的减小和 集成度的不断提高时以增加工艺复杂性和单项加工设备的费用为代价，新一代半 导体技术的投产所需要的投资正在不断增加，所以成本与花费也会成为纳米集成 电路发展必须面临的挑战。 2 2 4 纳米c m o s 电路新的物理效应 沟道长度减小到一定程度后出现了一系列新的物理效应 2 1 ，下面对他们作简要 的介绍； 1 ) 影响阈值电压的短沟、窄沟效应 沟道长度减小到一定程度后，源、漏结的耗尽区在整个沟道中所占的比重加 大，栅极下面的硅表面形成反型层所需要的电荷量减小，因而阈值电压减小。短 沟道器件阈值电压对沟道长度的影响非常敏感；同时衬底内耗尽区沿沟道宽度侧 向展宽部分的电荷使阈值电压增加，当沟道宽度减d , n 与耗尽层宽度同一数量级 时，阈值电压增加变得十分显著。 2 ) 迁移率退化以及载流子速度饱和效应 低场下迁移率是常数，载流子速度随电场线性增加。由于栅氧化层厚度不断 减小而沟道区掺杂浓度不断增大，这就会造成s i s i 0 2 界面处电场增强。一般界面 处垂直于表面方向的电场强度超过1 0 v c m 时，栅极与沟道间产生的高场使载流 子局限在s i 0 2 界面下狭窄的区域从而导致更多的载流子散射，而散射机制出除了 有库伦散射以及晶格震动引起的生子散射外，还受到表面散射的作用；这会使得 载流子下降很厉害。 对于向深亚微米发展的c m o s 器件，不仅垂直于表面方向的电场增强，沿沟 道方向的电场也在增强。横向电场的增大会引起反型载流子在沟道区的某一点速 度饱和；在极端情况下，载流子甚至会在整个沟道区速度饱和。 3 ) 影响器件寿命的热载流子效应( h o tc a r r ye f f e c t ，h c e ) 8 纳米级c m o s 高速低功耗加法器设计研究 热载流子就是具有高能量的载流子，即其动能高于平均热运动能量( k t ) 的载流子；因此其运动速度也一定很高。当载流子从外界获得了很大能量时，即 可成为热载流子。例如在强电场作用下，载流子沿着电场方向不断漂移，不断加 速，即可获得很大的动能，从而可成为热载流子。对于半导体器件，当器件的特 征尺寸很小时，即使在不很高的电压下，也可产生很强的电场，从而易于导致出 现热载流子。因此，在小尺寸器件以及大规模集成电路中，容易出现热载流子效 应。总之，随着器件特征尺寸的不断减小，热载流子效应成为限制电路最高电压 的基本因素之一。 4 ) 造成亚阈值特性退化的漏感应势垒降低效应 亚阈值区泄露电流使m o s f e t 器件的关断态特性变差，静态功耗变大。在动 态电路和存储单元中，它还能导致逻辑状态发生混乱。因而由短沟道引起的漏感 应势垒降低d i b i 效应成为决定短沟道m o s 器件应用的最小尺寸的一个物理效应。 在深亚微米和亚1 0 0 微米的c m o si c 设计中要避免d i b l 效应。 5 ) 源漏串联电阻的影响 随着m o s 器件尺寸的不断减小，m o s 晶体管的源漏区的串联电阻将成为限 制器件和电路性能的严重问题。当m o s 晶体管沟道较长时，沟道的本征电阻将远 大于源漏区的寄生电阻，源漏区寄生电阻不会对器件性能产生影响；随着沟道长 度的缩小，沟道的本征电阻减小，而源漏区的寄生电阻不能按比例缩小，将使寄 生电阻的影响变大，源漏区寄生电阻和沟道区本征电阻串联，使m o s 管的有效工 作电压下降，使器件的工作电流和跨导下降，这将严重影响电路性能的改善。 6 ) 互连集成技术的影响 互连技术中所面临的技术和物理限制的挑战主要有以下几个方面：包括基本 的物理限制，如信号传输速度极限，传输信号的能量限制和噪声极限；对互连材 料电导率要求的材料的限制；寄生效应的产生对电路速度的限制以及系统延迟方 面的限制等。 7 ) 多晶硅耗尽效应 当器件进入1 0 0 n m 特征尺寸后，由于栅介质不断减薄，栅介质中的电场强度 达到5 m v c m ，而硅表面的电场强度也达到了1 m v c m ；在如此高的电场强度下， 由于有效掺杂浓度的限制，在多晶硅栅一栅介质处被耗尽，形成空间电荷区，在电 学上表现为等价栅介质厚度增加了，就是所谓的多晶硅耗尽效应。 8 ) 其他量子效应 随着沟道长度缩d , n 纳米尺寸，硅表面电场强度增加，强场下反型层电子量 子化引起了一些不容忽视的问题，比如反型层量子化引起的有效栅电容和阈值电 压变化，不断减薄的栅氧化层上的量子遂穿电流等。 第二章纳米级低功耗c m o s 集成电路设计 9 2 3 纳米集成电路中的互连线 在一般的u l s i 中，随着集成度的提高，芯片内部的连接线对于决定数字系统 的物理尺寸、功耗以及时钟频率起着越来越重要的作用；特别是对于超高速超大 规模集成电路，其中高密度的互联线寄生参数( 如电阻、电容和电感) 和由此引 起的信号传输的延迟与信号串扰已经成为了设计电路的一个主要考虑因素。而对 于纳米集成电路，连接线对于电路性能的影响更是起着举足轻重的影响，因为连 接线的延迟决定了纳米集成电路总的延迟【4 j ，如图2 2 所示 特征尺寸( 岫) 图2 2 集成电路延时与特征尺寸的关系 在通常的集成电路中，产生信号延迟的主要原因是逻辑门开关工作所造成的 延迟；但是在纳米集成电路中，则信号的延迟主要是连接线的延迟所产生。 对于铝互连线，在尺寸小于或等于o 1 8 u m 时，连接线的延迟时间就已经超过 了逻辑门的延迟时间；如果采用c u 互连线，尺寸小于或等于0 1 3 u r n 时，连接线 的延迟时间也超过了逻辑门的延迟时间。加入采用9 0 n t o 的工艺，则连接线的延迟 时间将占总延迟时间的7 5 ，因此在设计纳米集成电路是，必须将重点由对逻辑 电路的优化转向对连接线的优化。 纳米集成电路的延迟，除了连接线的延迟占主要外，还有由于其他物理效应 恶化而造成的越来越大的影响；例如信号完整性( s i g n a li n t e g r a t e ，s i ) 和i r 电 压降，也将产生较大的延迟，这种延迟与通常的u l s i 的延迟不相上下，且较难发 现；在9 0 n t o 的集成电路设计中如果不考虑s i 和承降，那么该设计将变得毫无价 值。集成电路中的信号延迟时间与连接线的负载和连接线的驱动能力有关。 l o 纳米级c m o s 高速低功耗加法器设计研究 2 4 纳米级c m o s 集成电路漏电流组成及其降低技术 长久以来，动态功耗是i c 功耗的主要组成部分，但随着深亚微米工艺的发展， 泄漏功耗的处理成为芯片设计中的主要部分，之前微不足道的漏电流功耗呈指数 级增大，甚至有超越动态功耗的趋势，这也使得新兴低功耗技术的研究显得更加 重要和紧迫。漏电流功耗主要受工作电压v 甜、阈值电压v t l l 和器件尺寸w l 等几 个参数的影响；其中v t l l 的减小使得漏电流功耗呈指数级增大，这一点在深亚微米 工艺中特别是在9 0 r i m 或更先进的工艺下表现的尤为突出，甚至达到5 0 1 5 ；工艺 尺寸进入到纳米阶段，c m o s 漏电流对集成电路总功耗的影响越来越大。本部分 主要分析了纳米级c m o s 电路的各种漏电流的组成机制并提出了相应的降低技 术。 2 4 1 漏电流组成 为实现高集成度，高性能和低功耗，在过去的3 0 年中，c m o s 器件的尺寸不 断缩小；随着新一代工艺的发展，晶体管的延迟时间下降约3 0 ，使得微处理器 的性能每两年提高一倍。为限制功耗，电源供电电压要下降，这样就使得阈值电 压也必须要相应的降低，以维持高驱动电流以获得高性能；但是阈值电压的降低 会引起亚阈值漏电流的显著增加。另外，缩短沟道长度，栅氧化层厚度也要相应 的减小以避免短沟道效应的发生；薄的栅氧易形成强的电场，使得大电流流进栅 极，这些栅极大电流使得原来假设的m o s 管有无限大输入阻抗不再成立，从而增 加了电路分析和设计难度；其他的漏电流如能带间遂穿( b t b t ) 和漏至势垒降低 ( d i b l ) 主要取决于其器件的掺杂分布。 总的漏电流主要受阈值电压，沟道物理尺寸，沟道以及表面掺杂分布，漏极 和源级结深，栅氧化层厚度，电源电压的影响。一般来说，漏电流主要包括能带 间的遂穿( b t b t ) 电流和亚阈值电流。在强电场( 1 0 c m ) 存在的情况下，反 向偏置的p n 结会发生电子遂穿现象，电子由p 型的价带遂穿到1 1 型的导带从而产 生大量的漏电流。可见，遂穿现象发生在p n 结的电压降大于半导体的能带时；亚 阈值电流是指m o s 晶体管在栅极电压低于阈值电压下时流过源级和漏极的电流， 此时m o s 管处于弱反型导通状态。强反型导通情况下漂移电流占主导作用，弱反 型导通情况下扩散电流占主导作用；由于阈值电压的不断降低，弱反型表现出重 要的影响。 2 4 2 漏电流降低技术 采用工艺提高和电路改进两种技术相结合可有有效地降低漏电流。在工艺方 第二章纳米级低功耗c m o s 集成电路设计l l 面，控制器件物理尺寸( 沟道长度，氧化层厚度，结深等) 和器件掺杂分布来降 低漏电流。在电路方面，控制器件四个端口电压( 源，漏，栅和衬底) 可有效的 调节阈值电压，降低晶体管的漏电流。 1 ) 降低漏电流的阱工程 阱工程的目的是降低闲置态电流。通过改变器件沟道部分的掺杂浓度，电场 分布和电势轮廓都将变化，电流也随之变化。超陡后向阱( s u p e rs t e e pr e t r o g r a d e w e l l s ) 和晕( h a l o ) 注入技术也被用来缩短沟道长度，提高晶体管的驱动电流而 不增加闲置态电流， 2 ) 叠加效应 通过“叠加效应”降低亚阈值漏电流的机制可以通过几个串联晶体管的关断来 理解。图2 3 示，当m 1 和m 2 都关断时，中间节点电压v m 因为非零漏极作用而 使漏电流微正( 大于o ) ；这样得到m 1 的栅源电压为负值( v g s l 0 ，m 1 的体源电势也为负值( v b s l 0 ，m 1 的漏源电势v d s l 下降，这样就降低了叠加效应，增大了m 1 的阈值电压，于是降 低了亚阈值漏电流。 v d d 图2 3 两输入n a n d 门的叠加效应 3 ) 多阈值设计 通过在单个芯片上采用高和低两种阈值电压的晶体管，多阈值c m o s 工艺能 在有效解决漏电流问题中获得电路的高性能。可采用多沟道掺杂分布，多氧化层 厚度，多沟道长度或者多体偏置来实现多阈值电压。多阈值电压c m o s ( m t c m o s ) 是通过插入高阈值受控器件与低阈值电路串联来降低漏电流的；双阈值c m o s 是 1 2 纳米级c m o s 高速低功耗加法器设计研究 在数字电路中通过在非关键电路中采用高阈值器件降低漏电流，而在关键电路中 采用低阈值器件来保持性能。这种技术不需要增加控制电路而高性能和低功耗均 可兼顾；动态阈值设计( d v t s ) 是一种基于理想工作频率下通过调整动态工作模 式的漏电流来降低功耗的技术。 随着c m o s 器件的不断缩小，漏电流在总功耗中的比例日益突出，在现代工 艺中，亚阈值和栅极漏电流的主要来源，且随着工艺尺寸的减小而不断曾加。对 现代器件，能带间遂穿( b t b t ) 也要予以重视。为了解决漏电流问题，在工艺方 面，阱工程技术如后向( r e t r o g r a d e ) 和晕( h a l o ) 掺杂可用于降低漏电流和改善短 沟道特性。在电路方面，晶体管叠加，多阈值电压和动态阈值电压技术都可应用 于高性能的逻辑和存储器电路的设计技术来有效降低漏电流。 2 5 纳米c m o s 集成电路设计方法学 对于尺寸小于或等于9 0 n m 的集成电路，传统的直线设计方法如布图规划方法 和物理综合方法等已经不再合适，必须采用一种完全不同的设计方法，即持续收 敛方法。 2 5 1 传统设计方法的不足 传统的设计方法是直线式前进的，既是按照以下顺序经过一系列设计步骤来 实现的：“r t l 级一门级一供电规划一布局一时钟树设计一布线一物理分析”。这 种设计方法在一般门延迟起主要作用的集成电路设计中是有效的。因为依据这个 直线设计流程所进行的性能的优化是前期进行的，所以这种设计是可预见的。但 是对于连接线延迟起主要作用的纳米集成电路来说，若仍采用这种设计方法，则 性能的优化和分析循环就需要更多、更长流程的反复循环，因此设计也就缺乏预 见性，设计效率大大降低。 2 5 2 纳米集成电路设计方法学一持续收敛方法学 由于纳米集成电路的时序特性主要依赖于连接线，则对设计方法的要求是尽 可能缩短“t i m e t o w i r e ”周期( 从设计开始到连线完成的时间周期) 和 f u l l c h i p i t e r a t i o nt i m e ”周期( 整个芯片的设计循环周期) 。“t i m e - t o w i r e ”周期和f u l l c h i p i t e r a t i o nt i m e 周期的大小即为衡量纳米集成电路设计方法的预见性和有效性的 标尺，而传统的设计方法不能满足这种要求；其次设计工具必须能够已展开的方 法来设计1 0 0 0 万门电路的容量和性能( 比现有的设计工具提高大约1 个数量级) ， 于是引进了纳米集成电路设计方法学一持续收敛方法学 4 1 。 第二章纳米级低功耗c m o s 集成电路设计 1 3 持续收敛方法( c o n t i n u o u sc o n v e r g e n c em e t h o d o l o g y ) 具有如下特点： 1 ) 它能满足纳米集成电路设计方法的要求，即可获得最短的“t i m e t o w i r e ” 周期和f u l l c h i pi t e r a t i o nt i m e ”周期。 2 ) 持续收敛设计方法的起点整块芯片的原始设计表述( 用连线作为基础的表 述) ，称为“虚拟硅样品( s v p ) ”。s v p 全面的表达了设计的各个方面，包括逻辑、 时序、s i 、功率衰减、电迁移、i o 接口和可制造性等。 3 ) 利用s v p 可发现设计性能与生产能力方面的问题，并且按照问题的优先次 序进行逐步解决，然后把设计加以改进而形成新的s v p ，接着在对整个芯片进行 分析如图2 4 所示， 图2 4 持续收敛设计方法 因此，使得设计可按部就班地推进，心中有数，同时还能及时的衡量出优劣。= 为了使该方法能支持层次式设计方法和支持规模巨大的展开式设计方法，要求有 巨大能力的设计工具支持。 s v p 所具备的特性如下： 1 ) s v p 是持续设计方法关键，它必须是对整个芯片全面设计实现方案的表述， 应该接近设计完成的水平，用它可准确的获得设计的各种有关数据； 2 ) s v p 能够表述时钟树结构、电源供电网络、顶层模块互连和其他设计结构， 同时还能表示总体方案的各个方面( 例如时序关系的总体预算、引出端的总体安 排等) ； 3 ) s v p 把所有的设计工具与各种实现分析功能结合在了一起，则s v p 可以作 为一个通用的设计小环境，如图2 5 所示 1 4 纳米级c m o s 高速低功耗加法器设计研究 物理综合 时序和s 1 分 时钟树综合 其他功能 ( 逻辑设计) 电源设计和墩降分 - p 试验详细方 1 分层方案 方 图2 5s v p 可作为通用的设计小环境 在这个小环境里，可以进行版图规划、布局、物理综合、布线、时钟树综合、 供电网络布局等设计，同时可以进行时序分析、信号完整性分析、布通率分析、 功率消耗分析等各种分析验证。 同时，纳米集成电路设计对布线设计工具、物理分析工具和所需要的数据库 提出了很多要求；比如布线设计工具要能懂得电路物理效应和制造工艺，要具有 巨大计算容量和优良计算性能的设计环境；对于物理设计工具，要求能给出争取 的分析数据，能够利用电路元件的详细物理参数来准确的提取寄生参数，能够分 层次的计算延时，能够预测信号线的电迁移，能够后分析电源供电网络并且还能 够提取电感参数等；对于数据库，要有统一的数据模型，包括纳米电路中的物理 效应和特殊的制造工艺，能够同时支持模拟和数字电路，并且能把几何图形数据 和连线数据结合在一起，容量大性能高，还要又可扩展性和开放性等。 2 5 3 纳米级集成电路的物理实现的考虑 纳米工艺对芯片物理设计在各个方面都提出了更高的要求，其中所涉及的关 键技术包括以下几个方面： ( 1 ) 全芯片规模静( 动) 态信号完整性分析。深亚微米芯片中连线尺寸缩小， 相互间耦合电容所占比重加大，连线间的信号串扰日趋严重。需要通过预防( 如 限制最大线长) 、分析及修复等手段防止线间串扰对正确性或性能的影响，并在信 号完整性分析中避免由于过于保守而牺牲性能； ( 2 ) 全芯片功耗动态分析方法。纳米级集成电路芯片内部功耗和压降的动态 变化日趋剧烈，除了传统的静态分析以外，需要对芯片的功耗进行动态分析。全 芯片的动态功耗分析不仅要考虑芯片内部电路、连线的功耗变化，而且要考虑封 装所带来的功耗和压降。全芯片功耗动态分析要求用于功耗分析的功耗测试向量 可 |；v纠 5 1 |lv一 一 第二章纳米级低功耗c m o s 集成电路设计 1 5 能够准确( 不是过于保守地) 反映芯片工作过程中各个部分的功耗及压降变化； 需要运算规模、运算时间与计算精度间的有效平衡； ( 3 ) 芯片整体静( 动) 态热分析。纳米级集成电路尤其是高性能处理器的集 成度较高、运行速度快，导致其发热量很大，对芯片的性能和可靠性都有极大的 影响。为了对芯片运行过程中的各个部分热量释放及温度变化有一个较为准确的 分析，需要建立完善的单元及器件热源产生和传导模型；建立有效的热分析手段 分析和捕捉芯片工作过程中内部热量变化和热点；建立反馈途径，根据分析结果 修改设计或对封装提出要求： ( 4 ) 多工作环境低偏差时钟树的设计。纳米级芯片上的性能参数( 如介电常 数、掺杂浓度等) 的漂移变化会导致时钟树产生很大偏差( c l o c ks k e w ) ，需要结 合不同工作环境下的晶体管性能参数变化，对时钟树的结构进行优化调整，保证 在各种工作环境下达到时钟偏差的最小化和均衡化，保证芯片性能的可靠和稳定。 在全定制设计方面，纳米级工艺的晶体管尺寸进一步缩小，栅氧厚度只有几 个原子的高度( 1 0 a 左右) ，导致阈值电压变小( 0 1 v - - 0 2 v ) ，使得下列问题更加 突出： ( 1 ) 晶体管呈现出非常强的非线性特性，s p i c e 模型更加复杂，需要在仿真 时对晶体管的特性有更精确的把握； 粤， ( 2 ) 漏电电流随晶体管特征尺寸的缩小以指数速度增大。源漏的漏电流功耗 占总功耗的比重已经非常大，同时对可靠性提出了更高的要求。栅极的漏电流已 不可忽略，在功能仿真中要考虑到由于栅漏电导致的失效； m ( 3 ) 对干扰更敏感，抑制噪声能力显著下降。这不仅对仿真，同时也对版图 设计提出了更高的要求，需要通过在敏感信号线周围采用电源地屏蔽、拉开间距 等方法减小耦合； ( 4 ) 深亚微米工艺掺杂浓度更大，导致电流增大，自热现象和电迁移现象都 很严重。当电流经过金属线时，电子会撞击金属原子并产生热量。如果在一段时 间内有大量的电子撞击金属原子，金属原子会在电流方向上发生位移，移动的结 果使金属线变细甚至断开，或者和另一条相邻的金属线发生短路。这要求建立精 准的电迁移模型，精确分析电流密度，做更好的预防处理； ( 5 ) 闩锁效应( l a t c h - u p ) 也随着电流增大变得更加