（计算机应用技术专业论文）基于bist的嵌入式存储器可测性设计算法研究.pdf

哈尔演ip # 人擘硕十学伊论文 摘要 随着超大规模集成电路( v l s i ) 技术的不断成熟，芯片的集成度币按照 摩尔定律的速度持续提高，芯片的测试问题已成为制约整个行业发展的瓶颈。 在当前芯片的设计中，嵌入式存储器所占的比重越来越大，因此对嵌入式存 储器的测试和诊断也显得越来越重要。目前，从故障类型、测试设备及测试 成本等方面考虑，用内建自测试( b i s t ) 技术对嵌入式存储器进行测试是普遍 采用的方法。 本文从研究系统芯片的可测试性设计理论出发，对可测性设计中的内建 自测试方法作了更为深入的研究，并对该领域的研究情况迸行了介绍。在此 基础之上，本文分析了嵌入式存储器内建自测试技术的相关理论和方法，包 括其故障模型与测试算法，重点剖析了m a r c h 测试算法，并在已有算法的基础 上设计出了一种改进型的m a r c h 测试算法m a r c h t 1 3 a 。该算法通过增加六 步读( 写) 操作，不但覆盖了更多的测试过程中可区分的故障类型，增强了故 障诊断能力，而且减少了测试所需要的时问。最后，利用m o d e l s i m 仿真软件 进行实验仿真，将得出的实验数据与已有算法的实验数据进行对比分析，结 果表明改进后的算法的故障覆盖率更高，从而验证了该算法的有效性。 关键词：可测性设计( d f ，r ) ；内建自测试( b s t ) ；嵌入式存储器：m a r c h 算 法 哈尔滨t 程大学硕士学位论文 a b s t r a c t w i t ht h em a t u r i t yo fy l s it e c h n o l o g y ，t h ei n t e g r a t i o no fc h i pk e e p s i n c r e a s i n gi na c c o r d a n c ew i t hm o o r e sl a w c h i pt e s t i n gi s s u eh a s b e c o m eab o t t l e n e c kr e s t r i c t i n gt h ed e v e l o p m e n to ft h ew h o l ei n d u s t r y n o w a d a y s ，t h ep r o p o r t i o no fe m b e d d e dm e m o r yi nc h i pd e s i g ni sm o r ea n d m o r e s oe m b e d d e dm e m o r i e sd i a g n o s t i ca n dt e s t sb e c o m em o r ea n dm o r e i m p o r t a n t c o n s i d e r i n gf r o mt h ef a u l tt y p e s ，t e s te q u i p m e n t sa n d t e s t i n gc o s t s ，m i s tt e c h n o l o g yi sav e r ye f f e c t i v em e t h o d i nt h e t e s t i n gt e c h n o l o g i e so fe m b e d d e dm e m o r y 。 f i r s to fa l l ，t h et h e s i sr e s e a r c h e st h et e s t i n gd e s i g nt h e o r yo f s y s t e mc h i p s t h e n ，t h et h e s i sg i v e sad e e p e rd i s c u s s i o no fb i s ti n d e s i g n f o r t e s ta n di l l u m i n a t e st h er e s e a r c hs i t u a t i o no ft h i sa r e a b e s i d e s ，t h et h e s i se x p l a i n st h er e l a t e dt h e o r i e sa n dm e t h o d so f e m b e d d e dm e m o r yb i s ti n c l u d i n gt h ef a u l tm o d e lo fm e m o r ya n dt h et e s t a l g o r i t h m s o fe m b e d d e dm e m o r y ，p a r t i c u l a r l ya n a l y z e st h em a r c h a l g o r i t h a lt h e n ，t h et h e s i sp u t sf o r w a r da ni m p r o v e dm a r c ha l g o r i t h m m a r c h l b ab a s e do nt h ee x i s t e n ta l g o r i t h n lt h ea l g o r i t h mn o to n l y c o v e r sm o r ed i s t i n g u i s h a b l ef a u l tk i n d si nt h et e s t i n gp r o c e s sa n d i n t e n s i f i e st h ef a u l t d i a g n o s e dc a p a b i l i t y ，b u ta l s os h o r t e n st h e t e s t i n gt i m e f i n a l l y ，t h ea l g o r i t h mw a ss i m u l a t e db yu s i n gt h e s i m u l a t i o ns o f t w a r e 刊o d e l s i m t h ec o m p a r i s o na n da n a l y s i sw e r e c a r r i e do u tb e t w e e nt h ee x d e r i m e n t a ld a t aa n dt h ee x i s t e n c ed a t a a n d t h er e s u l ts h o w st h a t t h ei m p r o v e da l g o r i t h mc a nc o v e rm o s tf a u l t s a c c o r d i n g l y ，i tt e s t i f i e s t h ev a l i d i t yo ft h ea l g o r i t h m k e y w o r d ：d e s i g n - f o r - t e s t ( d f f ) ：b u i l t i ns e l f - t e s t ( b i s t ) ：e m b e d d e d m e m o r y ：m a r c ha l g o r i t h m 哈尔滨工程大学 学位论文原创性声明 本人郑重声明：本论文的所有工作，是在导师的指导 下，由作者本人独立完成的。有关观点、方法、数据和文 献的引用已在文中指出，并与参考文献相对应。除文中已 注明引用的内容外，本论文不包含任何其他个人或集体已 经公开发表的作品成果。对本文的研究做出重要贡献的个 人和集体，均已在文中以明确方式标明。本人完全意识到 本声明的法律结果由本人承担。 作者( 签字) ：她 日期：如力年1 月旷日 哈尔演ip + 人学硕f 7 付论文 第1 章绪论 随着片上系统( s o c ) 的发展，电路或系统将集成越柬越多的嵌入式存储器。 目l ； ，在整个系统芯片中嵌入式存储器的面积已经远超过6 0 ，而因为其单元 的排列非常紧密，导致它产生的故障类型多种多样，并且出于嵌入式存储器比 逻辑模块具有更高的复杂度和更多的共用信号，嵌入式存储器产生故障的可能 性就更高，因此，对嵌入式存储器的测试和诊断显得越来越重要。在多种嵌入 式存储器的测试方法中，内建自测试是普遍采用的方案。嵌入式存储器内建自 测试设计的核心问题是测试算法的实现，测试算法决定了可测性设计的质量“1 。 1 1 课题背景 1 1 1 可测试性问题简介 随着集成电路设计方法与工艺技术的不断进步，集成电路的可测性已经成 为提高产品可靠性和成品率的一个不可忽视的因素。在近的二十多年中，尤其 是最近十年来，电路测试方法的研究日益受到重视，测试问题己经成为了集成 电路产品开发的流程中关键问题之一。 伴随着电子设备功能和结构日益复杂，“暗箱”方法越来越难以满足需求， 因此要求测试人员以更积极的方式介入测试过程，不仅要承担传统测试中激励 生成者和响应分析者的角色，而且要作为整个测试过程的主导者和设计者。通 过改善被测试对象的设计来提高被测对象的可测试性，从而能更容易找到测试 码，并使测试和测试码的生成问题大大简化，这就是可测性设计( d f t ) 2 。 1 1 2 测试的发展动态 自集成电路诞生之日起，设计方法、制造方法和测试方法始终是集成电路 发展不可分割的3 个组成部分。但在集成电路发展的早期，人们更多的注意力集 中在设计和制造领域，而且早期的集成电路逻辑设计与工艺技术相对简单，因 此测试方法学的研究曾一度处于不被重视的地位，在当时人们认为可测性设计 是可有可无的，是否采用完全由成本预算来决定。 哈尔滨l 刷人学硕十学俯论文 可测性设计是在1 9 7 0 年c h e r r yh il l 测试会议上提出的，然而可测性设计的 必要性直至上个世纪7 0 年代中期随着集成电路设计的发展j 逐渐被人们认识。 随后关于可测性设计设计方面的论文和研究成果越来越多，目前在一些重要的 国际会议上，如国际测试会议( i t c ) ，国际设计自动化会议( d a c ) 等都有专门的 分组会。此外，一些可测性设计的规则已经成为集成电路设计的工业标准，如 i e e e l l 4 9 1 标准等。可测性设计己经成为集成电路设计领域一个极其重要的组 成部分叫。 在过去的2 0 年乃至更长的时间晕，可测性设计方法的研究主要集中在如何 协调测试性能与其所带来的额外代价的折衷关系上。而在整个可测性设计方法 学的发展道路上，对于额外代价的考虑也经历了几个不同的阶段，各个阶段都 有其不同的研究侧重点，由此也出现了相应的各类可测性设计方法。 在集成电路发展的早期，面积是所有产品设计的关键因素，同时由于可测 性设计方法始终是集成电路设计方法的一种补充，因此在那一时期，面积代价 成为了研究可测性设计方法学的核心，增加尽可能少的额外面积也就成为了选 择可测性设计方法的主导因素在此期间出现的可测性设计方法多以非扫描方 法为主，所谓非扫描方法主要是区别于后来出现的扫描方法而言的。这类方法 在写入测试数据时仍然保持电路正常工作时的模式，即所有的测试数据都是通 过功能i o 并行写入，电路内部的工作状态也与正常的工作状态相同。这样的方 法必然会导致电路内部的某些节点难以控制或者难以观测，因此需要增加适当 的结构，在不改变电路逻辑的自目提下，提高这些节点的可控性和可观性，例如 插入测试点技术、初始化技术、冗余逻辑等等。 非扫描可测性设计方法在发展的早期具有突出的优点：它的面积代价小， 测试模式与正常功能模式接近，易于被设计人员理解和接受。但是其设计思想 也决定了它具有不可避免的先天不足。 第一，设计复杂，为了将电路的测试性能提高到所需的范围，经常需要搜 索整个设计空间，并且搜索空间随着电路规模的增加呈级数递增。 第二，需要复杂的自动测试生成( a u t ot e s tp a t t e r ng e n e r a t i o n ，a t p g ) 技术，在非扫描可测性设计方法中，a t p g 算法的优劣对最终能够达到的故障覆 盖率有至关重要的影响。 第三，非扫描可测性设计方法在处理复杂时序电路时，其测试向量的效率 2 哈尔滨工程大学硕士学位论文 很难得到保证。原因是在时序电路中，非扫描方法经常需要采用一组特定的测 试向量序列才能控制或观测某个特定的节点，测试向量序列的长度与节点本身 的可测性及可观性密切相关，也就是说与电路的结构密切相关。因此非扫描方 法本身并不能保证其效率。 非扫描可测性方法的这些不足在集成电路规模不大、复杂度不是很高的情 况下，由于其面积代价上的优势，通常比较容易被设计工程师所接受。直接采 用功能测试向量进行产品测试实际上就是非扫描测试方法的雏形。但是随着集 成电路规模和复杂度的不断提高，非扫描可测性技术逐渐无法再满足设计的需 要。同时随着集成电路工艺技术的发展，面积代价的比重也逐渐降低，此时另 一种更适于处理复杂电路的可测性设计方法基于扫描的可测性设计方法逐 渐成为了可测性设计方法的主流。 所谓基于扫描的可测性设计方法，其基本的设计思想是将电路内部的存储 单元( 触发器、锁存器等时序单元) 全部或部分地构建成链式结构，并采用扫描 寄存器( s c a nr e g i s t e r ) 来代替原有的存储单元，由此组成串行的扫描链。外 部的测试数据可以通过指定的测试端口，在测试控制信号的控制下，串行写入 存储单元内 在基于扫描的可测性设计方法中，全扫描方法，即将所有存储单元都替换 为扫描寄存器的方法，是优点最突出的一种方法。因为如果采用全扫描结构， 整个时序电路实际上被转换成了一个单纯的组合电路来进行测试。而对于组合 电路来说，它的可测性问题相对时序电路要容易分析得多，而且在逻辑设计中 也完全有可能避免使用某些难测的组合电路。经过多年的研究与探索，目前对 于一般的组合电路，现有的a t p g 算法都可以轻而易举地获得接近百分之百的故 障覆盖率，而这些组合电路a t p g 算法的复杂性也要远远低于时序电路的a t p g 算 法。同时由于全扫描方法具有很好的结构化，因此采用全扫描的可测性设计方 法，可以以比较低的测试设计代价完成复杂时序电路的处理，并获得满意的故 障覆盖率。 基于扫描的测试方法同样也有其不足之处。扫描设计需要增加一定的硬件 资源来完成扫描寄存器的插入。同时串行的扫描链结构也是缩短测试时间的瓶 颈。这些因素对于扫描方法的应用造成了一些负面影响。 上述所讨论的基于扫描的可测性设计方法和非扫描方法都是通过对电路 哈尔滨i ：稃人学硕十学竹论文 施加特定的测试向量，使得电路内部节点上的故障，例如固定为0 i ( s t a c k a t o 1 ) 故障，可以体现在测试结果向量的逻辑值中，从而可以判断电 路是否存在故障。因此可以称之为逻辑响应方法。这类方法是目i ；i 最为成熟， 适用范围最广的一类可测性设计方法。在它们的基础上又根据不同系统对测试 性能要求衍生出众多的可测性设计方法。如基于扫描的全扫描设计、部分扫描 设计、以及内建自测试等等。 除了传统的通过电路的逻辑响应束判断电路故障情况的方法外，还有一些 其他的测试方法可以用来检测电路内部是否存在故障。i d d q 测试方法就是另一 类较为常见集成电路测试方法。它通过检测电路在特定状态下的静态工作电流 来检测电路的内部故障。它可以有效地检测到非固定故障，如桥接故障等。但 是当集成电路工艺技术进入深亚微米阶段后，由于亚阈值电流的干扰，通过检 测i 叩q 电流判断晶体管是否存在故障变得越来越困难。 1 1 3 嵌入式存储器测试方法现状 存储器是嵌入式系统的组成部分，嵌入式计算机系统同通用型计算机系统 相比具有以下特点： l 、嵌入式c p u 大多工作在为特定用户群设计的系统中，它通常都具有低功 耗、体积小、集成度高等特点，能够把通用c p u 中许多由板卡完成的任务集成 在芯片内部，从而有利于嵌入式系统设计趋于小型化，移动能力大大增强，跟 网络的耦合也越来越紧密。 2 、为了提高执行速度和系统可靠性，嵌入式系统中的软件一般都固化在存 储器芯片或单片机本身中，而不是存贮于磁盘等载体中。 3 、嵌入式系统本身不具备自举开发能力，即使设计完成以后用户通常也 是不能对其中的程序功能进行修改的，必须有一套开发工具和环境才能进行开 发。 随着信息科学及产业的发展，数字集成电路为各项工程技术所广泛应用， 而存储器是通信与信息领域中最常用的器件之一。存储器的工艺不断改进，使 得它的容量增大，集成度和工作速度不断提高。因此，存储器的可靠性测试研 究就非常必要，快速而高效地对存储器测试，是批量存储器测试的一个重要课 题。存储器测试是数字集成电路测试的一项关键内容，这是因为0 1 ： 4 哈尔滨i 。拌人学硕十学 上论文 l 、存储器是电子产品的关键部分，当今的各种数字系统中几乎全部包含 有存储器。 2 、存储器芯片的密度和复杂程度同益提高，程度甚至超过了微处理器。 3 、存储器结构具有规律性，这种有规律的结构虽然在设计初期可易于进 行可测性设计，但因包含时序特征的单元，存储器测试比结构有规律的组合电 路的测试更复杂得多。 4 、存储器电路类型多样化。有静态随机存储器( s r a m ) ，动念随机存储器 ( d r a m ) ，只读存储器( r o m ) ，只读可编程存储器( p r o m ) ，可檫除存储器( e p r o m ) ， 紫外线可擦除存储器( u 、r e p r 叫) ，以及电可擦除存储器( e e p r o m ) 等，另外还有近 年发展迅猛的快闪存储器( f l a s hm e m o r y ) 等类型。 5 、嵌入式存储器不论在数量上还是在芯片面积中所占的比例上都有明显 增加，存储器占集成电路的比例越来越大。根据半导体工业协会和i t r s 2 0 0 0 的 统计分析，嵌入式存储器在芯片面积的比重2 0 0 2 年为5 2 5 ，到2 0 1 4 年将达到9 4 ， 这个统计预测数据见图1 1 。 01 9 9 92 0 0 22 0 0 5 2 0 0 82 0 i l2 0 1 4 图1 1 存储单元在芯片面积中所占的比例 存储器电路包含数量众多、结构有规律的存储单元阵列，内部还有大量的 模拟器件，例如存储器电容、电压电路和敏感放大器( 读电路) 等，这些部件并 不是都能直接存取操作，需要f 日j 接的测试方法。由于存储器每一个单元可能处 于不同的状态，按逻辑测试方法测试存储器需要庞大而复杂的测试图形j 能对 存储器的存储单元进行全面的测试。这些特性决定了对存储器测试的要求与模 5 哈尔演f 。f f 人0 硕t 中忙论文 拟电路和数字电路有很大不同。 因为每个存储单元的改变都有可能影响存储器内部单元的变化，这种相关 性产生了巨大的测试工作量。在实际应用中，通常的做法是分析半导体存储器 的结构，按照结构特点选择一些有针对性的状态，并把这些状态的输入信息及 检验信息编制成测试图形。因此，确定与选择几种能够有效检验存储器的测试 图形是存储器测试算法的主要内容。针对存储器故障模型中的故障，人们研究 了不少测试算法。这些测试算法可以按图形的功能，长度( 复杂性) ，数据分布 和地址变化方式等特征来分类。若按复杂性分类，经典的分法有o ( n ) 类，0 ( n 2 ) 类和o ( n “o 类。n 次图形产生方式简单，并容易实现。对于成品测试与验收测试， 测试单元之问的相互作用对单元稳定性的影响，以及外围电路随机取址能力有 重要作用。从原理上说n 2 次图形测试也是必需的，但半导体存储器单元的相互 作用主要通过行线和列线。由于行、列外围电路是分开的，因此检测只需要在 同行、同列间进行。随着存储器容量的增加，实现n 2 次图形可以检出上述全部 的错误，但测试太浪费时间，该算法复杂的图形在实际工程中是难以实现的。 研究结果进一步发现，用扩次图形可以用可接受的较大概率检测出因单元相互 影响所产生的错误。因此，用n ”次图形作为存储器测试图形发生器的基本图形 将成为一种必然的势。综上所述，好的算法能够在最小算法复杂度下检测出最 多的错误。可见，编排更为有效的测试图形是设计中十分重要的课题。 存储器测试的时间开销很大，要进行大批量的测试，提高测试系统本身的 工作速度就非常重要，而测试系统的核心是图形发生器，所以必须提高图形发 生器的硬件执行速度。 近年来，嵌入式存储器也是a s l c 设计的重要元件，a s i c 电路包含各种各样 的嵌入式存储阵列。这些信息均反映出硅片测试中绝大部分面积都是关于嵌入 式存储单元的，嵌入式存储器测试是必须研究和解决的问题。嵌入式存储器除 了存储器的测试问题外，有限的i o 管脚限制了直接可控性和可观性，因此，外 部测试方法难以有效，内建自测试就成为研究重点。 在我国，测试系统研究长期不被重视，相对比较落后。目前，我国自主研 究的存储器测试图形发生器只能产生单一的测试图形，多数不能通过编程进行 修改对其进行改进，且速度很慢。而国外在这方面的研究己经形成规模，每年 都有各大测试系统生产厂家推出的新型测试系统。 6 吩尔滨l 拌大学硕十学付论文 1 2 课题的意义及本文的主要工作 1 2 1 课题的意义 随着集成电路工艺尺寸的同益缩小和电路复杂度的提高，特别是片上系统 的出现与广泛应用，超大规模集成电路的集成度已经发展到一个芯片上可以集 成几千万个晶体管以上，片上时钟频率达到i o g h z 以上。这些趋势对芯片测试 难度和测试成本都产生了深远的影响，探索和应用低成本高效率的测试技术已 成为芯片测试的重要论题。可测试性设计( d f t ) 技术被提出来，它在芯片的设 计阶段就考虑以后测试的需要，指导芯片开发者生成高可测的设计，使电路较 容易测试，在一定程度上满足了测试质量的要求，同时又降低测试成本。嵌入 式存储器由于其高带宽、低功耗、硅面积开销小等优点被广泛用于s o c ( s y s t e m - o n - a - c h i p ，芯片系统) 和其他超大规模集成电路中。对嵌入式存储 器的故障分析及测试方法的研究已成为当今的热点。 其中，内建自测试技术( b i s t ) 因为其具有以下的优点而得到广泛应用： 减少了芯片的测试时间，简化了测试向量生成的成本，减少了测试向量的存储 空间和成本。又因为测试算法决定了可测试设计的质量，嵌入式存储器内建自 测试设计的核心问题便是测试算法的实现。 1 2 2 本文的主要工作 根据课题产生的背景和研究的意义，本文所作的主要工作有： 1 、归纳总结了数字集成电路及测试系统现状，以及存储器电路与存储器 测试技术的发展趋势。 2 、介绍了测试的基本概念，及可测性设计的特点与当前常用的可测性设 计方法。并研究了当前一些常用的集成电路测试技术。 3 、概括总结了内建自测试( b i s t ) 的基本概念及其结构，分析了b i s t 的 优缺点及研究现状。 4 、对嵌入式存储器的测试算法进行总结，在原有算法的基础上，改进了 一个m a r c h 算法，取得较高的故障覆盖率。 5 、基于完成的m r c h 算法，设计一个嵌入式s r a m 的b i s t 结构，采用v h d l 语言，对本设计进行r t l 描述，用m o d e l i s m 进行仿真。 7 哈尔滨工程大学硕士学位论文 第2 章可测性设计技术 工程中表示测试方案是否易于实现的主要参数是可控制性和可观测性所 谓可控制性，指为能检测出目的故障或缺陷，可否方便和容易地施加测试向量 输入。例如，在测试时序电路芯片的情况下，欲施加检测故障的输入信号不太 容易，那么就说它的可控制性不佳。所谓可观测性，是指测试结果是否易于被 观察。同样在测试时序电路的情况下，测试结果难以显示到输出屏幕上，因而 说其可观测性不好。因此，可测性设计( d f t ) 方案可以说是用来提高工程可控 制性和可观测性的一种设计技术。 2 1 测试技术 2 1 。1 测试基本概念 集成电路从设计到产品一般要经历以下几个步骤，如图2 1 所示：即设计过 程、制造过程、晶圆片测试封装过程以及产品测试过程1 4 l 。 蔫试 图2 1 半导体产品的实现过程 从图中可以看出，一个合格的半导体产品一般要进行两次测试。一次是所 8 哈尔滨t 程大学硕士学位论文 谓的晶圆片测试( w a f e rt e s t ) ，即制造好的晶圆片需要进行严格的测试然后进 行划片、封装，实际上只有通过测试的裸片( d i e ) 才会进行封装，而未通过测 试的裸片直接被淘汰；另一次为产品测试( p r o d u c t i o nt e s t ) ，即通过晶圆片 测试和封装的芯片还不能算真正的产品，它仍然需要进一步进行测试已确认没 有故障( 此时故障主要是封装过程中引起的故障) 才能成为真正的半导体产品。 测试实际上是指将一定的激励信号加载到被测电路( c u t ) 的输入引脚， 然后在它的输出引脚检测响应，并将检测到的电路响应与期望响应相比较以判 断电路是否存在故障的过程簖。 测试激励信号一般由片外的测试设备产生；然后根据被测电路反馈回来 的测试响应来判断电路是否有问题。如果实际检测的响应和期望的响应相比 较不一致的话，我们就认为被测电路存在故障。 测试分为功能测试( f u n c t i o nt e s t ) 和制造测试( m a n u f a c t u r i n gt e s t ) 功能测试主要寻找设计中可能存在的错误，它是用来验证电路中的逻辑行为是 否正确。芯片设计过程中的模拟和验证都是围绕着电路的功能进行的，因而属 于功能测试的范畴。功能测试所使用的测试向量一般由设计验证过程中所使用 的向量直接转化而成，也可以是由测试工程师手工完成。 制造测试又叫作结构测试( s t r u c t u r et e s t ) ，它是用于寻找在制造过程 中可能存在的结构缺陷( 如开路、短路等) 。制造测试所使用的测试向量一般由 a t p g ( a u t o m a t i ct e s tp a t t e r n6 e n e r a t i o n ) 工具自动生成。 以上两种测试适用场合不同，功能测试主要用于检测那些具有确定性的故 障。如果出现故障，需要进行故障诊断；而在产品大批量流片时一般只进行制 造测试，这时候所要检测的故障是随机的。 2 1 2 常用的可测试性方法 该项技术有诸多种方案，以下仅介绍其中三种主要的方案。 l 、扫描路径法 扫描路径法是一种时序电路芯片的d f t 方案，它将多路扫描器插入到各个 触发器( f f ) 的输入端，在测试模式下将各个f f 构造成移位寄存器形式，以便 进行测试输入的设定和测试结果的观测，而测试生成以组合电路为对象进行即 可。 9 哈尔滨工程大学硕士学位论文 2 、边界扫描法 这种方法适用于对组装在一块电路板上的多个v l s i 芯片( m 跳) 进行故障 检测与诊断。1 9 9 0 年，该方法已经成为i e e e 的工业标准。边界扫描法将边界 扫描单元( b c ) 配置到v l s i 芯片的所有信号引脚处，与扫描路径法中f f 的移 位寄存器的接法一样，将b c 串联连接，按照移位寄存器的方式，以便于施加 v l s i 芯片引脚上的信号，并且对其进行观测。由此可见，该法测试原理与扫描 路径法相同。 3 、内建自测试( b i s t ) 技术 b i s t 技术是在芯片上集成一个或几个被测电路。运用b i s t 法时，在芯片 的测试阶段必须考虑内建自测试的原理：在制造芯片的电路中加入一些额外的 自测试电路。测试时从芯片外部施加必要的控制信号，通过运作内建自测试的 硬件和软件，检测出被测件的缺陷或故障。显然，这种测试方法不仅简化了测 试步骤，而且无需昂贵的测试仪器和设备，但增加了被测器件的复杂性。 2 1 3 几种d f t 方案的比较 一般地说，由于扫描路径法所用的硬件费用较高，即因扫描路径化设计而 增加的硬件成本，约占到总生产费用的3 0 左右，所以制约了该方法在检测批 量生产的v l s i 芯片中的应用”。 边界扫描测试方法利用片上微处理器进行测试，面积开销很小，对存储器 的性能影响也较小。与直接访问测试相比，所需的外部信号较少，外部测试设 备仅用来传送测试向量到芯片内部。但是测试向量的输入和响应的输出都是串 行，因此测试时间很长。边界扫描测试及其他类似的可测性设计只能在一定程 度上减少嵌入式存储器测试的困难，不一定能实现纵向可测性设计，因为同一 种技术不一定能在电路的不同级别上( 从电路板级到系统级) 通行另外，这些测 试不能以系统的速度执行全速测试。 将b i s t 方法用于嵌入式存储器，减小了对外部测试设备的依赖，降低了 测试费用，可以满足高时钟频率下的全速测试要求，而且能实现存储器的纵向 可测性。与直接访问测试和边界扫描测试等方法相比，b i s t 受到了广泛的认可， 已被认为是用于嵌入式存储器测试的标准技术，获得了电子设计自动化工具的 大力支持。表2 1 为几种d f t 测试方案的主要性能特点及其应用状况的比较。 1 0 哈尔滨 = 程大学硕士学位论文 表2 1 几种d f t 测试方案的主要性能特点及其应用状况的比较 测试方案难易度测试成本主要特点应用应用 传统的昂贵，约占总费用需较多的 2 0 0 0 - 5 0 0 0 门数字 复杂 df t 法 的40 以上i 0 引脚 逻辑电路的测试 较昂贵，占总费只需很少的 5 0 0 0f - 1 以上时序 扫描路径法较复杂 用的30 左右i 0 引脚逻辑电路的测试 城叫、片上系统 符合i e 髓标准，( s e e ) 、模数混合 有所降低，若与 得到众多厂商的 电路、系统级d s p 边界扫描法较复杂其他新技术结合， 支持，可控性和 芯片和圆片规模 可使成本更低 可观测性均提高集成电路( 髂i ) 等的测试 ( 1 ) 检测结构在芯 规模庞大、结构复 片内部 有所降低，若与其杂的v l s i 芯片， ( 2 ) 以被测系统速 如c p t i 、s r 枷、 bist 法 简便易行他新技术结合， 度运作 可使成本更低 埔叫、p l d 、r f 和 ( 3 ) 漏检概率p e 较小 d s p 等芯片的测试 2 1 4o f t 技术的应用方法与策略 由表2 1 可见，除了上述三种d f i r 方法外，还有一些传统的d f r 测试方法， 如分割测试法、交叉核对法和电流测试法等等。纵观o f t 方案的应用态势，表2 1 中有些技术已经被接收，并且有的己被用于片上系统( s o c ) 、模数混合电路和 圆片规模集成电路( w s i ) 等的测试中。例如，内存b i s t 法常被用来检测嵌入式 存储器芯片；又如，已有越来越多的逻辑设计采用边界扫描法。可以预期，随 着新技术、新工艺的不断引进和迅速发展，特别是半导体存储器、p l d 、s o t ；、 w s i 和数字信号处理器( d s p ) 等v l s i 制造技术的进展，将使上述d f t 技术应用更 加普及。未来的s o c 、w s i 和d s p 的设计和研发，无疑将会采用更多的d f t 技术， 放有文献提出以下d f t 技术应用方略。 哈尔瞑工程大学硕士学位论文 1 、统筹兼顾，选取有效的测试方案。有效的测试方案有一个共同的准则， 即从新产品的设计阶段一直到样品芯片的验证阶段，以至最后的成品检测阶段， 都必须将测试方案视为整个研发过程中不可或缺的组成部分。为了满足现代i c 市场需求和技术要求，任何一个成功的d f f 方案都应该综合考虑下列三点： ( 1 ) 设计初期，i c 设计者必须指出总测试费用和复杂程度。因此，需要 采用比较先进的d f t g 亨法，如b i s t 法和边界扫描法，以降低测试成本和复杂程度。 ( 2 ) 在研发过程中，v l s i 设计的复杂程度使得芯片验证、特性测试和故 障分析显得格外重要。因此，测试者需要采取一些先进的d f t 方法，以帮助设计 者验证芯片的性能，并向设计者提供更为有效的改进设计的信息。 ( 3 ) 具体的测试结构和采用的方法，不同的v l s i 厂商可能有所不同。但 通常来讲，在新产品、新工艺的研发、试验阶段，采用测试成本较高的d f t 技术， 而在新产品批量生产中，采取测试成本较低而又简便易行的d f t 方案。 2 、引进新技术，改进v l s i 测试方案。 ( 1 ) 将新的检测技术与有效测试方案相结合。举例来说，目前有一种称 为伪随机序列测试生成的软件n 】，用来检测数模混合电路中模拟器件参数的故 障。这一方法对于内部电路难以测试的数模混合v l s i 芯片来说，尤为奏效。因 此，可以将该软件包加入到边界扫描结构中；也可以将它单独作为b i s t 法的软 件模块，嵌入到b i s t 测试芯片上；还可将其用于通信系统的b i s t 法中。再一例， 就传统的自动测试设备( a t e ) 而言，在测试中全部5 0 0 条测试通道都必须使用 昂贵的高速模块，但若引进多端口a t e 的端口可扩展特性，则使测试仪器设备的 资产成本降至传统 t e 结构的2 3 左右；若使用同步测试方式，甚至可将测试成 本降到传统a t e 系统的1 3 上下仉。 ( 2 ) 采用提高v l s i 成品率的设计技术。它是一项与d f t 相关联的新技术。 即便在v l s i 芯片内部有几个缺陷，该项技术也能等效地消除缺陷，使芯片成为 合格品。为此，应在芯片内同时制作出可代替缺陷的冗余部分( 能起到同样功 能作用的多余电路、器件、处理器或存储器等) 。 ( 3 ) 研发重构技术。在进行故障( 缺陷) 诊断并确定出其在芯片内的位 置后，可将该故障( 缺陷) 部分的任务切换给冗余部分工作，这称为重构技术。 对于存储器、p l d 、d s p 和c p u 芯片，工程中已在使用这项技术，以提高v l s i 芯片 成品的制造水平w 。 哈尔滨工程大学硕士学位论文 2 2b l s i 的测试方法 可测性设计中的内建自测试方法( b u i l t i ns e l l - t e s t ，简称b i s t ) 通过在 芯片内部集成少量的逻辑电路实现对整个电路的测试，被认为是解决电路测试 问题的有效方法之一随着芯片集成度的提高，集成电路工程师已不太在乎 b i s t 逻辑所占用的少量的芯片面积，因此b i s t 已被广泛应用于现代的集成电 路中伽。 2 2 1b i s t 的来源 正如上一节所分析的，现代芯片的规模增长迅速，但是管脚数量并没有按 比例增长，造成测试的可控制性( c o n t r o l l a b i l i t y ) 和可观测性 ( o b s e r v a b i l i t y ) 不高。同时芯片密度增高，频率提升，也造成测试困难，在 测试领域，全速率畏4 试一向是比较困难的，更何况是一块复杂的s o c 芯片。规模 巨大的芯片即使是采用d f r 的扫描方法进行测试，由于扫描链的长度很长并且扫 描链的数量也很多，还是需要很长的单芯片测试时间。高级测试仪器的价格急 速攀升，即使是租用的，租金也非常昂贵。 在芯片的设计流程中，经常发生的事情是，前端设计人员与测试人员的交 流甚少，前端设计人员对功能很清楚，但是并不是很了解测试的领域，造成测 试的困难，这也是一个障碍。另外，工业界中高级测试工程师比较短缺，然而 测试的地位却变得越来越重要。所以必须要有新的测试技术，目的为了简化测 试方法、提高测试效率 b i s t 即片内自测试的方法便应运而生。这是种在芯片中增加一些专门为 满足测试的电路和结构，由芯片内部产生测试的激励并且分析被测电路的响应， 绝大部分的测试工作可以在芯片内部自动地完成。另外也有的b i s t 方法需要外 界进行控制来半自动的进行，但是最主要的工作还是由芯片内部的b i s t 电路完 成测试。 b i s t 的好处在于极大的减小了对测试仪器的依赖性。前面我们分析过，高 端的测试仪的成本激增，以至于测试成本占芯片的总体成本越来越大，大规模 芯片的设计者和生产者都难以承受如此高昂的开销。b i s t 的使用，可以减少单 哈尔滨工程大学硕士学位论文 芯片的测试时间，简化了测试向量生成的成本，减少了测试向量的存储空间和 成本。这样可以使用低中档的测试仪来完成大规模s o c 芯片的测试。另外，b i s t 技术还被用在系统的自动检测、自动诊断、自动恢复这些方面，比如卫星、地 下探测等领域。 除了以上一些好处之外，b i s t 还能够提供以往测试的方法难以达到的目 的，比如能够更方便做全速测试。以往的全速测试一种是用功能验证的向量， 在不同的测试机上用不同的频率来不断地测试芯片，直到该芯片的工作速度不 能达到某个频率为止。另一种方法是用静态时序分析工具和a t p g 工具共同产生 基于延迟模型的测试向量，方法是用时序分析工具选择一些关键的时延路径， 并对其产生多种不同的延迟模型，然后用a t p g 的工具依据模型产生多套测试向 量，在测试的时候，依次从低到高地测试芯片的这些被选择出的关键路径，挑 选出能够通过某些级别测试的芯片，那么能够运行在高速的芯片卖到高的价钱。 这里看到，以往的全速测试中，芯片的时钟一般是由测试仪加给芯片的，也有 的测试可以利用芯片内部的时钟生成电路如p l l 的时钟，但必须要有精准的对 p l l 的控制。高速的测试仪更是价格不非。所以，全速测试的代价是昂贵的，只 有在某几个特殊的对频率非常敏感的领域才需要去做，比如c p u ，d s p 等。但是 如果运用b i s t 的方法，其内部的被测电路的时钟可以由内部时钟产生电路供给， 并且可以由内部控制，被测电路输入输出也是在内部控制的，这样可以简单地 实现全速测试，这里需要指出的是，利用b i s t 方法做全速测试依然是比较复杂 的，难点还是在于内部时钟的产生和精确的控制上面，但是只是其好处在于极 大地减小了对高级测试仪的依赖。 目前虽然基于扫描和a t p g 的方法进行测试还是比较主流的方法，但是它已 经逐渐不能适应s 0 c 芯片的领域了，由于s 0 c 芯片规模巨大，内部的寄存器数量 极多，如果用扫描方法，需要既多又长的扫描链，同时测试向量集也非常庞大， 这样测试时间就很长，同时必须要使用大型的测试仪才能存储下那么多的测试 向量。与此相比，b i s t 方法在芯片自测试、现场测试、延迟故障测试、全速测 试、非入侵性测试等方面具有很多优点。 表2 2 分析了以往s c a n a t p g 的方法和b i s t 方法的区别，通过此表可以看出 在现代s 0 c 芯片的澳4 试领域，b i s t 测试方法占有绝对优势。 1 4 哈尔滨工程大学硕士学位论文 表2 2s c a n a t p g 方法与b i s t 方法的区别 b i s ts c n ，讯p g 芯片自测试支持 + 不支持 板极、系统级 支持 + 不支持 自测试、自检测 现场测试支持 + 不支持 用在非入侵性测试 支持 + 不支持 延迟故障测试支持 + 困难必须要使用高速的a t e 支持，芯片能够运行在需要 的速度上，a t e 并不受芯片 全速澍试 + 困难必须要使用高速的a t e 内部的向量产生器和响应 分析器的约束 极少，外部向量甚至可以到随着芯片规模增长，向量数据 外部测试向量 零，全部向量可以由内部产 + 极大增长。虽然用向量压缩技 数据多少 生术可以适当压缩2 x i o o x 较低，需要极少的扫描输入很高，扫描入和扫描出的功耗 测试时期的功耗 + 和输出很难节省下来 需要增加的 比较少，只需要做故障模拟 + 需要较多的时间 诊断任务的分析 需要手工的工作量来修复或 x 状态兼容性x - b i s t 内置式的支持 + 者软件自动修复 比较大，需要增加一些模块 比较小，主要是触发器的增 芯片面积影响大、扫描联的连线以及少量的 和控制段以及连线 控制电路 需要对已有的设计做一定 设计流程的影响对设计的改动比较小 程度的改动 2 2 2b i s t 的结构 为满足b i s t 测试，芯片内部需要有一些增加的电路和结构的改动，主要需 要增加的三个部分是：测试控制器( t e s tc o n t r o l l e r ) ，向量生成器( p a t t e r n 1 5 哈尔滨工程大学硕士学位论文 g e n e r a t o r ) ，响应分析器( r e s p o n s ea n a l y z e r ) 。 b i s t 测试的简单结构如图2 2 所示，被测电路c u t 一般是一些嵌入在s o c 芯 片中的i p 核，外界通过与测试控制器通信进行控制，启动控制器进k b i s t 模式， 它将启动向量生成器，生成预先设计好的一系列的测试向量，施加给被测电路， 电路的响应被响应分析器捕获并与预期的结果进行比较。 图2 2b i s t 的一般结构 2 2 3b i s t 的分类 因为s o c 芯片内部的i p 核多种多样，面向不同的i p 核需要采用不同的b i s t 方法。目前的几种b i s t 方法是： m e 惦i s t ：面向嵌入芯片的存储器，有r a i i i b i s t 和r 伽【l b i s t 。 l o g i c b i s t ：面向用户自定义逻辑u d l 和一些特殊领域。 c o r e b i s t ：面向诸如c p u ，d p s ，m p e g 这种通用的i p 核。 1 、脚i s t 根据s o c 芯片的功能定义，s o c 芯片是能够对输入信息进行存储、处理、变 换、输出的系统级芯片，在每一个步骤，都需要对信息进行暂存，另外有一些 性能要求的地方需要临时缓存，在输入输出的部分可能需要缓冲。 以往由于工艺的限制，逻辑电路、模拟电路、各种存储器的工艺流程和方 1 6 哈尔滨工程大学硕士学位论文 法是不同的，也不能混和兼容。随着工艺技术的发展，不同的工艺能够被集成 到一起，把多种模块集成到一块芯片中成为可能了。但是必须指出，混和工艺 的芯片制造要求很高，技术也很复杂，目前来说成本也很昂贵。 s 0 c 芯片中大量地使用片内存储器，但是应用的目的不同，随意存储器并 不都是一样的，按照使用的目的可以分为这些类： ( 1 )