（电路与系统专业论文）一种适于数字通信系统的可编程逻辑器件宏单元结构及其验证[电路与系统专业优秀论文].pdf

摘要 随着可编程逻辑器件的发展，f p g a 的应用已经越来越广泛，且用可编程逻 辑器件代替传统的普通集成电路已成为一种发展的趋势。可编程逻辑器件f p g a 以其高集成度、高速度、开发周期短、稳定性好而受到了人们的青睐，并得到了 广泛的应用。 本文的主要工作是对一种适于数字通信系统的可编程逻辑器件宏单元结构 进行研究，并提出基于f p g a 的原型验证方法对宏单元结构进行功能验证，证明 宏单元结构的可行性以及在数字通信系统的应用设计中应具有的高性能和资源 利用率的优越性。 本文首先分析和比较了目前各种可编程逻辑器件的结构，提出一种l u t ( l o o ku pt a b l e ) 和多路选择( m u x ) 的混合结构，并对专用快速进位逻辑和 级联链设计、实现快速乘法运算的“与”门设计、多端口的输出设计、多寄存器 设计进行研究及改进，这些措施很大地改善了宏单元的数据处理速度和硬件资源 利用率。然后，对所设计的宏单元逻辑实现能力和性能做了分析比较。最后通过 实现两种具代表性的电路来对所设计的宏单元结构进行验证，结果表明所设计的 宏单元在性能、资源利用率上是达到设计要求的。 关键词：宏单元；l u t ；m u x ：进位逻辑；验证；性能；资源利用 率；f p g a i nr e c e n ty e a r st h eu s co fp r o g r a m m a b l ed e v i c e sh a si n c r e a s e di nm a n ya r e a s b e c a u s e t h e y h a v es h o r t e r d e s i g n a n dp r o d u c t i o n - c y c l et i m e sa n dj u s t i f y l o w e r - v o l u m ep r o d u c t i o nt h a na p p l i c a t i o n - s p e c i f i ci n t e g r a t e dc i r c u i t s ( a s i c s ) a m o n g t h em a n ya l t e r n a t i v e si np r o g r a m m a b l ed e v i c e s ，f i e l dp r o g r a n a m a b l eg a t ea r r a y s f f p g a s ) h a v es h o w ns i g n i f i c a n ts u c c e s si nr e c e n ty e a r sb e c a u s et h e yc a l lp r o v i d ea l l t h eb e n e f i t so fp r o g r a m m a b l ed e v i c e sw h i l ee x c e e d i n gt h ep e r f o r m a n c eo f a s i c s t h i sd i s s e r t a t i o nf o c u s e so na n a l y z i n gas o r to fp r o g r a m m a b l el o g i cd e v i c e sm a c r o c e l ls t r u c t u r eb a s i n g0 1 1d i g i t a lc o m m u n i c a t i o ns y s t e m s i to w _ n sh i 【g hp e r f o r m a n c ea n d h i g hu s er a t i oi nd i g i t a lc o m m u n i c a t i o ns y s t e m sa p p l i c a t i o n i nt h i s p a p e r w ef i r s t l ya n a l y s ea n dc o m p a r ec o m m e r c i a lp r o g r a m m a b l el o g i c d e v i c e sd i v e r s i f i e ds t r u c t u r e t h e nw es t u d yas o r to fp r o g r a m m a b l el o g i cd e v i c e s m a c l oc e l ls t r u c t u r ec o m b i n i n gw i t hd i g i t a lc o m m u n i c a t i o ns y s t e m s c h a r a c t e r i s t i c t h i sm a c r oc e l la d o p t sad e wm i x t u r el o g i cs t r u c t u r ew i t hl u ta n dm u xa n df a s t c a r r yl o g i ca n dc a s c a d ec h a i nd e s i g n , “a n d g a t ed e s i g nf o ri m p l e m e n t i n gf a s t m u l t i p l yo p e r a t i o n , m a n yo u tp o r t sd e s i g n , m a n yr e g i s t e r sd e s i g ne t c t h e s em c , a s u r e s i m p r o v eo nd a t ap r o c e s s i n gr a t ea n dh a r dr e s o u r c er e a s o n a b l eu s er a t i o w h e r e a f l e r w ev a l i d a t et h i sm a o oc e l lo ns o m ed i g i t a lc o m m u n i c a t i o ns y s t e m s b a s i cm o d u l e s t h er e s u l t si n d i c a t et h em a c r oc e l l d e s i g n e dh a v e a l lr e a c h e dt h e d e s i g n i n g r e q u i r e m e n to np e r f o r m a n c e ，r e s o u r c eu t i l i z a t i o nr a t i o k e yw o r d s ：m a c r oc e l l ；l u t ；m u x ；c a r r yl o g i c ；d i g i t a lc o m m u n i c a t i o n ； p e r f o r m a n c e ；r e s o u r c eu t i l i z a t i o nr a t i o ；f p g a 原创性声明 本人郑重声明：所呈交的学位论文，是拳人在导师的指导下， 独立进行研究所取得的成果。除文中已经注明引用的内容外，本论文 不包含任何其他个人或集体已经发表或撰写过的科研成果。对本文的 研究曾做出重要贡献的个人和集体，均已在文中以明确方式标明。本 人完全意识到本声明的法律责任由本人承担。 论文作者签名：整璧 日 期：! q q ! 生旦 关于学位论文使用授权的声明 本人完全了解贵州大学有关保留、使用学位论文的规定，同 意学校保留或向国家有关部门或机构送交论文的复印件和电子版，允 许论文被查阅和借阅；本人授权贵州大学可以将本学位论文的全部或 部分内容编入有关数据库进f - i - 检索，可以采用影印、缩印或其他复制 手段保存论文和汇编本学位论文。 ( 保密论文在解密后应遵守此规定) 论文作者签名：丛导师签名： c a c l r ：l 酶m m e b l er o m s w i t c h 圈2 - 2 基于p i d 的功铯单元 3 1 基于多路选择器( m u x ) 的逻辑单元 基于m u x ( 多路选择器) 的可编程逻辑单元的粒度较小、功能较弱不够灵 活，但硬件面积较小，而且电路速度快。如a c t e l 公司的一些f p g a 产品中 ( a c r 1 ，a c r 2 闩0 h d 咐2 m x 等) 就主要采用了基于m u x 的逻辑单元。图2 3 中所示的就是该公司的4 0 m xf p g a 中的可编程逻辑单元结构。 w x f s 3 s 4 固2 - 3a c t - 1 憾本逻辑单元 实现不同的逻辑功能，四种基本的逻辑函数它通过将输入信号连接到8 个输 入端时的不同连接方法来这种结构能够实现( n a n d ，a n d ，o r 及n o r ) ，其 8 贵州大学2 0 0 7 届硕士研究生学位论文 中包括任意二输入的函数，大部分三输入函数和部分四一八输入函数，总共可实 现7 0 2 种逻辑函数。s s t n g h 等人( s s i n g h ，1 9 9 2 ) 在逻辑单元与f p g a 性能的 研究中，对包括诸如与非门、基于m u x 的逻辑单元、n 输入查询表等多种结构 进行了比较，得到的结论是：a c t e l 的基于m u x 的逻辑单元对于中等布线延迟 有较好的性能，输入端具有编程反相能力的逻辑块可以提高性能。为了提高逻辑 单元的功能度，基于m u x 的可编程逻辑单元对于工艺映射算法提出了较高的要 求。c l i n 等人( c l i n ，1 9 9 4 ) 提出了一种用通用逻辑模块( u u ) 结构。u l m 定义为在允许输入端取反和互换的前提下，用n 输入的逻辑单元来实现变量数为 m 的任意函数( m 丑) 的逻辑模块。z z i l i c h e 等人( z z i l i c h e ，1 9 9 7 ) 提出了用 b d d 来设计u l m 的方法，s t h a k u r 等人( z z i l i c h e ，1 9 9 r 7 ) 也从适合基于结构 树的工艺映射算法的角度出发，提出如何设计出与映射算法匹配的u l m 这些 工作都为基于m u x 的可编程逻辑单元的设计提供了理论分析。 设计一个在功能、面积、速度上取得优化、平衡的可编程逻辑单元结构对于 f p g a 的逻辑功能、电路性能、硬件利用效率等具有重要的作用。面对诸如数据 通路等不同特定应用领域，为了获得优化的f p g a 结构，需要将l c 结构进行针 对性的优化，因此在现有的可编程逻辑单元结构的基础上仍然要有新的结构，做 出改进和提高。 2 1 3 连线资源 f p g a 的连线结构大致上也可以分为三类对称式连线结构( 以x c 3 0 0 0 4 0 0 0 为代表) ；图2 - 5 就是j r o s e 等人( s b r o w n ，1 9 9 6 ) 首先建立的对称型f p g a 结 构模型，图中连通模块c 包含用于逻辑单元与布线通道连接的布线开关，开关 模块s 位于水平布线通道和垂直布线通道的交汇处，提供布线通道中连线段之间 的互连开关。连线资源的灵活性可以通过改变连通模块c 的内部结构、开关模 块s 的内部结构或每一布线通道中线道数来实现。j r o s e 等人将每个逻辑单元的 端口所能连接的线道数定义为连通模块c 的布线灵活度f c ，将开关模块引脚所 能连接的其它引脚定义为开关模块布线灵活度f s ，研究模型中c 和s 对布通率 的影响。他们的实验结果表明，f s = 3 的开关模块配以高灵活度的连通模块式较 好的选择，能获得最少的布线开关总数。连通模块和开关模块内开关分布的拓扑 9 贵州大学2 0 0 7 届硕士研究生学位论文 结构对布通率的影响很大，j r o s e 的实验中都是基于特定的拓扑结构。而 d e w o n g 等人对于开关模块内拓扑结构进行了深入的研究，提出了用最少开关 构造通用开关模块的算法，并基于网络流理论分析了开关模块的可布通性。 田2 - 4 对称式连线结柯 图2 - 4 所示的对称式短线互连结构，实现局部互连时灵活性高，分布电容小， 适合低功耗应用。但是这种短线结构的最大缺点是布线器的负担重，连线延时不 可预测。而2 - 5 所示的c p l d 长线互连结构，最大的优点是具有可预测的固定延 nn 口r - 1r l 口n 口口口r - 11 2 3 匾匾匾 匾匾厦 l 呈里旦里呈里里里里里里呈l 图2 - 5c p l d 结构长缝通道连缝 时，从而芯片速度普遍高于对称式f p g a 结构。x i l i n x 公司采用层次式互连来改 进其经典的对称式f p g a 短线互连结构，在x c 3 0 0 0 1 4 0 0 0 的基础上，x c a 0 0 0 x 新增四倍长互连并加大连接互连和长线的数量，使得布图器的运行时间减少了 7 2 8 7 ( a c t e lc o r p o r a t i o n ，1 9 9 7 ) 。并且增加了连线时延的可预测性。而a l t e r a 公司的f p g a 产品( f l e x 系列) 中则将8 个基本单元和丰富的局部互连组成逻 辑阵列块( u 啦) ，l a b 按阵列化排列并采用类似于图2 - 6 的长线结构实现全局 互连。为了进一步吸收短线互连的优势，该公司在f l e x 6 0 0 0 中又在相邻l a b 之间增加了局部互连，形成多层次互连资源。所以，短线和长线的作用是互补的， 1 0 口口口口口口口口口口口口 口口口口口口口口口口口口 贵州大学2 0 0 7 届硕士研究生学位论文 可以通过层次化互连来配置。 2 2f p g a 新型结构 为了拓宽当前f p g a 的应用领域，很多学者将f p g a 的概念进行了大胆的 推广，在整体结构上不断创新。几个突出的研究成果有： d p g a ：d y n a m i cp g a ( 朱明程等，2 0 0 3 ) ( v b e t z ，1 9 9 9 ) 为可编程的基本 单元和连线资源分配了额外的空间，以保存几组配置数据，另外有一个附加标识 器控制在不同时刻选择不同的设置。这样，从时间的角度提高了单元的利用率， 主要问题是如何对原始设计按时间节拍划分和协调控制各时刻的电路切换。 a n d r ed e h o n 早在1 9 9 4 年就提出了“d p g a - c o u p l e dm i c r o p r o c e s s o r s ”的设想 ( v b e t z ，1 9 9 9 ) ，并认为将成为2 1 世纪初的商用i c 产品。 r u n - t i m er e c o n f i g u r a t i o n ：这主要是研究f p g a 的应用( v b e t z ，1 9 9 9 ) 。在 某些d s p 应用领域，即使是最高性能的处理器也无法胜任，于是用f p g a 来实 现专用硬件电路。实时再配置将允许用微处理器( 可用f p g a 实现) 控制实时地 改变f i g a 的所有配置数据，以在系统运行的不同时刻实现不同的功能。这种想 法与d p g a 基本类似，只是处于不同的层次高度，同样存在如何划分和协调各 时段的问题。 f p a a ：h e l dp r o g r a m m a b l e a n a l o g a r r a y ( 朱明程等，2 0 0 3 ) ( v b e t z ，1 9 9 9 ) ， 是将f p g a 的概念从数字领域推广到模拟领域，目前大多采用开关电容的技术实 现。但是f p g a 是在门阵列和p l d 技术发展到相当成熟的阶段才出现的，具有 充分的理论基础和实践基础。而对于模拟电路而言，其v l s i 实现的自动化程度 还要走很长的一段路，如果用f p a a 来实现，无论在理论上还是实践上都有很多 困难，现在i m p 公司f p a a 中的基本单元，据称是模拟电路的专家在充分分析 了各种模拟电路形式的基础上精心设计的，称为专家单元( e x p e r tc e l l ) ，但是目 前这种f p a a 的广泛适用性和至关重要的精度很可能会令人信心不足。 2 3 商用f p g a 在数据通路应用中的结构缺陷 随着深亚微米v l s i 技术的迅速发展，f p g a 的发展非常迅速。f p g a 的器 件逻辑容量和器件的性能都有很大的改善和提高。目前，f p g a 的有效门已经达 1 1 贵州大学2 0 0 7 届硕士研究生学位论文 到一千万门级，并且已经能够在单个功能强大的可编程系统平台器件中实现数据 处理和计算、存储器、逻辑单元和附加系统器件的完全集成。例如x i l i n x 推出的 一项针对高性能可编程解决方案的首个平台级f p g a 器件v m e x i i 。这使得 f p g a 的应用范围有很大的拓展。即使在我国，f p g a 器件也已经大量应用到产 品的研制和最终阶段中。特别是在信号和图像处理、模式识别、嵌入式实时系统 等领域，由f p g a 器件构成的大规模可编程系统已经证明具有较高的运算性能。 但是商用f p g a 结构在数字通信系统领域中实现大量的数据通路逻辑时，不能同 时在硬件资源占用和运算速度两个方面做得很理想。为了达到产品的充分通用 性，商用f p g a 结构只是在面向通用随机逻辑的同时，附加了一些专用硬件支持 d a t a p a t h 逻辑。事实上，数字通信本身就具有广泛的应用领域，这就促使我们尝 试开发出适用于数字通信系统的可编程宏单元结构。 在数字通信的应用中，由f p g a 器件构成的大规模可编程系统应具有高性能 及大数运算的能力。对于这些系统中的大量运算，f p g a 的结构必须支持字节型 的数据通路( d a t a p a t h ) 。f p g a 结构的一个发展趋势就是增加芯片对d a t a p a t h 电路的支持( 孙海平等译，2 0 0 5 ) ( v b e t z ，1 9 9 9 ) x i l i n x 的x c 4 0 0 0 系列提供 了一条专用的进位链逻辑，以实现高速运算。在a l t e r a 的f l e x l 0 k 中，提供了 一条专用的进位线以减少进位连线的延时。但是这些商用f p g a 结构为了得到应 用的广泛性，其结构并不是针对运算逻辑来优化的，只是在面向通用逻辑的同时， 附加了一定的硬件资源以支持运算逻辑。另一方面，在过去几年中，虽然f p g a 的工艺水平不断提高，芯片的逻辑门容量已经达到了一千万门级，但是存在一个 根本的问题：随着逻辑容量的增加，为了提高芯片在通用随机逻辑应用时的布通 率，可编程的互连网络迅速扩大，占据了芯片的主要面积，形成了芯片面积的极 大浪费，因而我们认为目前可得到的商用f p g a 器件在数字通信系统的运用中在 性能和资源利用率上仍有一些缺陷。事实上，在大量的d a t a p a t h 电路中，许多 基本单元都具有共同的结构特点，而且基本单元之间的互连线也比较规则。例如， 全加器就是运算电路中的基本单元，很多实际的运算电路只是在全加器的输入或 输出端加几个基本门而构成阵列化的运算电路。一位全加器的输入端有三个，输 出端却需要两个，如果用粗粒度的单输出f p g a 逻辑模块来实现一位全加器，这 显然就会造成资源的浪费。而且，大量的运算电路都对数据的处理都是面向字的， 贵州大学2 0 0 7 届硕士研究生学位论文 而不是面向位的，如果逻辑模块只能实现一位的运算，则模块之间的连线会因为 使用通用互连资源布线而增加了时延。做一个实验：用各种商用f p g a 结构实现 一位全加器，可以发现在这些商用f p g a 中，均无法在时延和面积上做到最优( 表 2 - 1 ) 。 表2 - 1 五种商用f i g a 实现全加器的能力比较 逻辑单元i c 的大约1 - b i t f a 平均折合m o s1 - b i t 进位的 l c 组合部分基本组成 0 m 3 m o s 管教占用l c 教管教 延时 x c 4 0 四输入l u t + 专用进位 1 9 011 9 0 一个传输管 x c 5 2 四输入l u t1 8 8 23 7 6 一个传输管 f i d ( 1 0 k可分解的四输入l u t 1 7 011 7 0 三个传输瞀 ( j b l基于m u x 的基本门 3 426 8 四个基本门 舢基本门 4 031 2 0 四个基本门 从表2 - 1 中可以看出，在实现全加器这样的基本运算电路时，在上面的商用f p g a 结构中，x c 4 0 0 0 5 2 0 0 中的进位链是最快的，可以与m a n c h e s t e r 进位链速度相当， 但是硬件资源即面积是最浪费的：a c t - 1 和a t 6 0 0 0 虽然占用的相对资源较少， 但是进位链速度很慢。 贵州大学2 0 0 7 届硕士研究生学位论文 第三章适于数字通信系统的可编程逻辑器件宏单 元结构 宏单元是可编程逻辑器件的主体，可以根据用户的需要灵活地改变其内部连 接与配置，完成不同的逻辑功能。f p g a 一般是基于s r a m 工艺的，其基本可 编程逻辑单元几乎都是由查找表( l u t ，l o o ku pt a b l e ) 和寄存器( r e g i s t e r ) 组成的。查找表一般完成纯组合逻辑功能，寄存器则可以灵活的配置成带同步 异步复位或置位、时钟使能的触发器( f f 、f l i pf l o p ) ，也可以配置成为锁存器 ( l a t c h ) 并且完成f p g a 的同步时序逻辑设计。这种结构典型的有x i l i n x s p a r t a n 图3 - 1逻辑单元( l e ) 内部结构 系列、a l l e r a n e 砒气c e x 系列等，如图3 - 1 所示。我们所设计的基于数字通信系 统的可编程逻辑器件宏单元新结构的设计是不同于市场上已有的可编程逻辑单 元结构的一种基于查找表l i i t 和多路选择器m u x 的混合结构，通过对l u t 电 路结构的改进、并在逻辑块中加入专用进位链和级联链结构，使新的宏单元结构 符合数字通信系统要求，并在逻辑灵活性、资源利用率、性能方面有良好的改善。 逻辑功能上主要从两个方面构建：组合逻辑电路和时序逻辑电路。数字通信系统 的基本要求：数字信号传递、源信号的采集、编码、调制，还有接收信号的解调、 解码、数据恢复等功能，都是通过各种算数运算来实现的。而全加器是所有算数 1 4 贵州大学2 0 0 7 届硕士研究生学位论文 逻辑运算中最基础的单元，其它的运算如：乘法、f f t 、p c m 、r s 编码都可以 在全加器上外加一定的逻辑门及适当的连线就可以得以实现。因此本设计的组合 逻辑部分是基于一位全加器逻辑结构进行设计，而对于数字通信系统中信息的传 输和处理存在的时序冲突，以及f p g a 结构的高性能和高可靠性则是时序逻辑部 分的重点。本章将重点介绍宏单元结构。 3 1 l u t 的设计 l u t 可以被认为是实现可编程逻辑的函数发生器，其电路结构的任何改进 都将对f p g a 的结构有很大的影响虽然国内外对基于l e t 结构的f p g a 的有 关数据手册和参考手册很多，但由于专利权等原因，对f p g a 底层结构很少提及， 关于l u t 性能优化的电路设计方面的资料也是微乎其微的。随着工艺水平的提 高，互连和布线延时已经成为f p g a 性能改善的一个瓶颈问题，一些研究小组提 出了基于标准c m o s 结构和光互连的3 d 结构( 朱明程等，2 0 0 0 ) 。这些对芯片 性能的改进方案都主要是集中在加快布线互连和逻辑密度的增加上。本文则是 从l u t 结构做改进。如图3 2 所示，典型的l u t 逻辑块，它由一个k 输入查找 表( k - l u t ) 、一个寄存器和一个2 - 1 多路选择器( 2 1 m u x ) 组成。k - l u t 可 以 输 入 输出 田3 - z4 臀块梗堑 实现任意k 到1 组合逻辑函数，可以实现的函数数目为2 r 。而寄存器和2 - 1 多 路选择器( 2 - 1 m u x ) 都是固定逻辑，所以u 玎的输入端口数k 决定了整个逻 辑单元的实现函数的功能和面积利用效率。增加l u t 结构的输入端数k 能增强 逻辑块的功能，降低实现给定逻辑电路所需的逻辑块总数，减小关键路径上的逻 辑块数目。但相应的，单位逻辑块的面积随着k 的增加而指数增加，单位逻辑 块的延迟也随着k 的增加而增加。根据上述分析，基于l u t 的逻辑块的研究主 要集中于减少面积利用率同时兼顾提高函数的实现能力。 贵州大学2 0 0 7 届硕士研究生学位论文 3 1 1l u t 结构的改进 典型的查找表内部结构如图3 - 3 所示。s r a m 用来存储编程位数据，传输管 构成译码电路。k 输入的l u t 是一个能实现任意k 变量的函数发生器，它包含 圈 3 舆型朗l 叮结构 2 五1 个存储单元，每个存储数据通过n m o s 开关( 传输晶体管) 传输到l u t 的输出端，这些开关依次由l u t 的输入信号来控制。在l u t 中，当要实现某个 组合逻辑函数时，仅仅有一条传输管链上的所有传输管均处于导通状态，并把相 应存储单元中的数据传输到输出端。因此可以说l u t 的输出值是由l o t 输入信 号所控制的存储单元中的数据，根据要实现函数的真值表，在f p g a 初始化过程 中存储单元被设置为0 或1 。目前商用f p g a 的u ，r 电路主要采用n m o s 传输晶体管来构成，而不是采用传输门来构建( t i s s h i k i ，1 9 9 7 ) ，这主要是因为： 采用n m o s 传输晶体管构建的l u t 所用的管子数少、节约了芯片的面积、避免 了过多的反相器的使用并减少了连接电容，这些因素对芯片的面积和f p g a 的开 关速度都有直接的影响。同时，为了进一步减少电路的版图面积，晶体管可根据 工艺条件设计成最小尺寸器件。但是这个结构最大的一个缺陷是：当一个n m o s 传输晶体管在传输逻辑信号“1 ”时，输出电压为不完整的“差1 ”，此时的开关 特性不理想，传输信号存在着阈值损失。由于存储在s r a m 中的编程位数据要 经过i a j t 译码电路中的多个晶体管开关，当l u t 的输入数超过2 个时，编程位 数据的完整性将会受到很大的破坏；同时，随着用于译码电路的传输晶体管的逐 渐增多，传输晶体管的体效应也将使阈值电压轻微增加，从而使数据的完整性更 加恶化。为了克服上面这些问题，宏单元l u t 电路不采用n m o s 传输晶体管来 实现译码电路，而是利用n m o s 晶体管实现译码电路。如图3 - 4 所示是l u t 结构 1 6 贵州大学2 0 0 7 届硕士研究生学位论文 的一个部分，它包含一个用来存储数据位的移位寄存器链和一个用来选择输出的 i i 沟传输管m u x 树形结构。在移位寄存器链的输出端加上一个倒相器可以防止 i n p u t u t p u t 图3 - 4 改进后的l u t 结构的一部分 电荷共享( c h a r g es h a r i n g ) ，电荷共享会扰乱s r a m 单元的状态。m u x 树形结 构的输出能够被倒相器检测到。通过调整倒相器晶体管的宽长比可以降低开关的 阈值电压，并且补偿衰减的高频信号，也可以利用一道额外的掩摸工序来调节倒 相器中p 管的阈值电压。 图3 4 所示的u j l r 结构与常规l u t 结构很相似都是树状结构。但由于它没 有使用n m o s 传输晶体管，当传输逻辑“1 ”时，不会遇到阈值损失的问题。这 个树又有子树，允许低端n m o s 晶体管共享高端的n m o s 晶体管。这种结构与 匹配线相连接的n m o s 晶体管只有一个，所以它相对于典型的电路而言，上拉 时问急剧上升，同时完成该电路所需晶体管数大大地减少，节省了芯片的面积。 3 1 2k 值的确定 l u t 的电路结构确定后，l u t 的输入端数就是非常重要的一个设计指标。 输入端数k 值决定了逻辑单元函数实现能力和面积的利用率。为认识l u t 对 f p g a 面积的影响，首先讨论s r a m f p g a 的结构模型。如图3 5 所示。这是由 可配置逻辑模块c l b 、输入输出模块i o b 和连线资源r r s 组成的对称逻辑模块 阵列其中，逻辑模块( l ) 包含电路的功能度，连接矩阵( c ) 把逻辑模块的端口连 到相邻的线道上去，开关矩阵( s ) 连接着相邻的水平线道段和垂直线道段。 1 7 贵州大学2 0 0 7 届硕士研究生学位论文 图3 - 5由逻辑模块、输入输出模块和连线资源组成的对称逻辑模块阵列结构 输入输出块m 连接着连线线道和i o 配位孔。大多数结构都可以映射到这种结构 中，所以我们用其分析。小图中所示的是对称逻辑模块一个t i l e 。根据结构模型， 很容易发现f p g a 面积由n 个t i l e 的面积构成，其中n 为实现给定逻辑所需逻 辑块数目。一个t i l e 由一个逻辑块右边及下边的布线资源组成，吲c 面积由( 3 1 ) 式给出： 缸一a + 厶 ( 3 1 ) 其中4 和4 分别表示一个逻辑块的面积和一个t i l e 中的布线资源的面积。对于 k - l l r r 逻辑块i 叩g a , ，a 和厶分别对应于镌，4 和筇。图3 - 1 所示逻辑 块的面积由k - l u t 面积和其他固定逻辑面积爿，组成。k - l u t 可以实现任意k 到1 逻辑，需要2 。位存储单元，假定一位存储单元占用的面积为以，因此k - l u t 的面积正比于2 。得出的逻辑块面积的表达式为：符一4 2 。+ 4 ，在给定编程 技术和工艺条件下，4 和爿，为常数- 因此单位逻辑块的面积是u j l r 输入数k 的函数。 对于整体结构，实现某一逻辑所需逻辑块i 也随u j t 输入数k 发生着变化。 逻辑块数的预测基于所谓的r e n t 定律( p h i l l i pc h r i s t i e ，2 0 0 0 ) 。r e n t 定律用来表 贵州大学2 0 0 7 届硕士研究生学位论文 征电路单元数与1 0 数的关系，它是大量v i s i 片上互连和板级互连预测研究的 基础，当今，r e n t 定律广泛应用于电子设计自动化中的版图参数估计、新计算 机结构的研究及电路基准的产生( p h i l f i pc h r i s t i e ，2 0 0 0 ) 等领域。r e n t 定律通 常用一个经验表达式来表示：丁一, i n 。其中t 表示电路的平均引脚数，a 为电 路中每个逻辑单元的平均引脚数，n 为实现电路所需的逻辑块数，p 为r e n t 指 数。r e n t 指数p 用来表征逻辑电路复杂度，c h a n 等发现( p a kk c h a n ，1 9 9 3 ) f p g a 器件的r e n t 指数通常位于0 7 加8 之间。如图3 6 所示，文献( b s l a n d m a n ， 1 9 7 1 ) 给出的实现给定逻辑所需f p g a 总面积与l u t 输入端数k 的变化的实验 结果图，可以发现随着k 的增加，曲线先降低、后升高，并在k - - 4 时达到最低 点。即k - - 4 时，f p g a 面种利用率最小。所以，我们设计的宏单元结构l u t 的 输入端数k 取值为4 。 百 皂 篱 蓦 图，- 6 k 值与f p g a 总面积变化情况 3 1 3l u t 输入的扩展 由上分析，f p g a 的逻辑单元( i c ) 的经典结构都是采取4 输入查找表( l u t ) 结构。但是，当要配置一个多于4 输入的逻辑时，如4 ：i m u x 时，需要六个端 口( 4 个数据端2 个选择端) ，而这需要2 个4 - i n p u t l u t 才能实现，这不仅耗用 了较大的芯片面积，而且还影响了时延性能，这与数字通信系统所要求的高性能 是相违背的。为了解这个问题，我们将4 - i n p u t l u t 扩展成2 - i n p u t l u t 的结构， 达到不增加规模的前提下，获得增强函数实现能力的目的。 根据s h a n n o n 展开式，任何一个输入的函数可以展开为如式( 3 2 ) 的形式： 贵州大学2 0 0 7 届硕士研究生学位论文 o l ，x 2 c 工。) - 工l o l ，x 2 c 1 固+ 工 o i ，x 2 c 工“，0 ) ( 3 2 ) 从式( 3 2 ) 可见，展开后使原n 输入的函数六“，x 2 c ) 变换为两个0 1 ) 输入 的函数丘瓴，石：，。d 和l ( x 。，工：，o ) 。因为每个n 输入的函数都可用n 输入的查询表来实现，因此，式( 3 2 ) 的展开式，可以用图3 - 7 所示的结构来实现。 其中图3 - 7 ( a ) 表示一个能实现任意输入函数的查询表n u j t ，图3 - 7 ( b ) 为其对应 的展开结构。 函 五 瓦 ，- 缸a ；柚 图3 - 7 n - i n p u tl u t 结构的扩展 它们对实现n 输入函数的能力是等价的，都可以实现一个任意n 输入的函数。但 n u j l r 展开后，由于形成了一个由两个( n - 1 ) - u j t 和一个2 选1 多路选择器( 2 ； 1 m u x ) 构成的结构，输入端也由n 个扩展到2 ( n - 1 ) + 1 个。展开后的结构不仅可 以实现任意n 输入的函数，而且，还可实现部分n + l 输入到2 ( n - 1 ) + l 输入的函数， 这相当于一个n - l u t 实现函数的能力得到了扩展。如果设 。o 。，毛，一1 ) 一无o l ，工：，工。( 3 3 ) 正。“，x 2 ，。) - 五0 i ，x 2 ，x s 。o )( 3 4 ) 那么一个n 1 个输入的函数可以进一步展开为式( 3 5 ) 。按此规律一直进行。 ，l l “，z 2 ，一i ) 一_ l 无- 1 “，x 2 c 2 舯+ 善_ - 1 ，_ - l “，x 2 c 一2 ，0 )( 3 5 ) ； 对于4 输入l u t 按上述方法进行扩展，可扩展成四个2 - l u t 和三个多路选 择器，有1 1 个输入端口的逻辑结构。如图3 - 8 所示。 贵州大学2 0 0 7 届硕士研究生学位论文 瓶，两rx n ) 图3 8 四输入l u t 韵扩晨 该结构可实现任意4 输入，部分5 一1 1 输入的逻辑函数。根据上述分析，我 们设计的f p g a 宏单元组合逻辑部分选择2 - i n p u t 、工艺上采用n m o s 晶体管树 状的l u t 结构。 3 1 4s r a m 单元结构 基于l u t 型的可编程逻辑是由功能为查找表的静态存储器( s r a m ) 构成 的，由它来控制执行f p g a 应用函数的逻辑，如图3 - 4 所示。所以研究s r a m 单元结构是极为重要。在基于s r a m 编程技术的可编程阵列结构中，s r a m 承 担了存贮编程信息的作用。对于s r a m 的可靠性而言，除了它所存贮的编程信 息要在f p g a 工作时不会丢失外，同样重要的是，对配置逻辑的写信号应能可靠 地响应。s r a m 的基本单元一般分为5 管单元或6 管单元。其基本结构如图3 - 9 、 3 】o 。 圈3 95 管单元阱叭m 结构 图3 1 06 管单元s r a m 结构 b l 贵州大学2 0 0 7 届硕士研究生学位论文 对于编程用的s r a m 对速度无特殊要求，但要求占用芯片面积尽可能小。因此， 选用5 管单元。如图所示，显然对写操作产生影响的是m 1 、m 2 和m 5 管子， m 3 和m 4 只是为了保存信号而设计的。因此，m 1 、m 2 和m 5 管子的尺寸设计 非常重要，而m 3 和m 4 管子应当尽量小，以减小芯片面积和m 1 一m 2 倒相器的 负载。因此，m 1 、m 2 和m 5 的尺寸和s r a m 中其余管子的尺寸应该有很好的 配合。写“1 ”时，假定s r a m 单元中的初始值是“0 ”，实际上上写“1 ”操作 是将s r a m 的输出端q 从0 值置换为i 的过程，必须满足的条件可由图3 1 1 电 路等效。写入“0 ”时，则认为是s r a m 中原有的状态为“1 ”，因此，是s r a m 的输出端q 从“1 ”置为“0 ”时的情况，驱动m 1 必须满足的条件可用图3 - 1 2 等效。 为了分析q 端信号的跳变，需要知道m 1 m 2 倒相器产生门限电压，倒相器的门 限电压计算公式( 朱明程等。2 0 0 0 ) 为 吒- 压一阱 - + 雁 ( 3 5 ) 其中，和为n m o s 管和p m o s 管的阈值电压， 户- 一警等，岛- 等根据c s m c 的o 6 胛n s h 旺模型，n m o s 管 的阈值电压- 0 7 4 1 i ，p m o s 管的阈值电压y 印- - 0 9 6 v 在半导体硅材料 中，室温下电子迁移率a 一1 3 0 0 c m 2 v s ，空穴迁移率p ，- 5 0 ( k m 2 v 。s 。设 系统的工作电压为5 v ，将m 1 和m 2 的尺寸信息代入到公式( 3 5 ) 中可以计算出 m i m 2 倒相器的门限电压为2 i 。 q 帱 萨一 路电 q 耄； 幸一 贵州大学2 0 0 7 届硕士研究生学位论文 由m o s 器件理论可知，m o s 管工作在线性区和饱和区时，可分别用式3 6 和3 7 来表示。 小譬【2 吒一) 一】 ，d _ 譬一) 2 ( 3 6 ) ( 3 7 ) 根据图3 1 1 ，写“1 ”时，m 1 工作在线性区，m 5 工作在饱和区，要使o 从 0 跳变为1 ，根据公式3 5 和公式3 6 ，m o s 管尺寸应该满足如下条件： v 比- 暇，( 3 8 ) t - 3 6 - 5 ，- 1 、 根据图3 1 2 ，写。0 ”操作时，m 2 和m 5 均工作在线性区，要使得q 从1 跳变 为0 ，m o s 管尺寸应该满足 譬，0 4 ( 3 9 ) 厶工： 、 根据上述分析，s r a m 中各m o s 管的尺寸如表3 - 1 。 表3 1 单个s r a m 各管尺寸 m o s 管 m 1m 2n bm 4h 1 5 w ( ，埘) 1 21 21 21 2 6 l ( ，册) 1 2 1 2 0 6 0 6 0 6 s r a m 单元中的数据以并行方式读出到移位寄存器中，然后以串行的方式从移位 寄存中输出这里我们构建出由s r a m 单元阵列和数据移位寄存器、地址移位 寄存器组成的编程结构。如图3 1 3 所示。 田3 1 3 e 置逻辑电瞄结构 续输出 贵州大学2 0 0 7 届硕士研究生学位论文 图3 1 3 中配置逻辑是由数据配置逻辑( d a t ac o n f i g u r a t i o nl o g i c ) 和地址配置 逻辑( a d d r e s sc o n f i g u r a t i o nl o g i c ) 两部分组成。这两部分逻辑实际上都由移位 寄存器构成。数据配置和地址配置的方向都应和移位时钟的方向相反。 3 2 宏单元组合逻辑部分的设计 3 2 1 行波电路结构的改进 f p g a 资源的利用率与芯片的面积是成反比，要实现高性能运算有时是需要 牺牲面积的。大多数d a t a p a t h 电路都是通过进位链来完成算数运算和逻辑运算的， 所以主要考虑进位链的设计，运算电路如加法器、减法器，进位完成低位向高位 的进位，而判断奇偶、比较大小等运算，同样需要进位链传达积累的所有信息。 我们的设计研究从典型行波进位原理开始。典型的行波进位单元有 a i t c r a f l e x 8 0 0 0 系列。图3 1 4 所示，2 u j t l 和2 - l u t 2 连接m u x l 组成一个 3 u ，r ，这个单元里可以生成任意3 输入的布尔函数。x 和y 作为进位链的主要 p f c o u t 图3 - 1 4 典巾r c a 结构 输入端，算数运算或者逻辑判断操作都是从x 、y 输入传到进位链中并产生一位 结果的。而z 既可以做另一个主输入端又可以作为相邻单元的控制位。在算数运 算中，z 则作为进位相邻单元通过m u x 2 编程的控制位；在逻辑运算中，z 完全 作为主输入。这样的结构有效的增强实现函数能力。进位链与输入输出有着紧密 的联系。如图3 1 4 所示，在进位的过程中，c i n 控制m u x l ，将选择哪一个作为 下一个单元的进位。如果c “为“1 一时c 一：c l ，c h 为“0 ”时c 一：c 删。 也就是说，只要c - ：。1 ”时进位输出信号就是c 一- ；c - = “0 ”时进位输出信 贵州大学2 0 0 7 届硕士研究生学位论文 号就是c 训。如果考虑c o 和c 一- 的所有可能状态组合。根据输出的状态，可 以认为它具有四种功能，如表3 2 所示，其中有三种功能和标准加法器相一致。 表3 - 2c 。o 和c 。1 的状态组合及进位输出表 c m r oc _ i c 一 功能 o o0置0 0 1 c 传输 10“反相传输 1 11置1 当c o 和c 一，均为“1 ”时，不论c “为何值，c 一均为“1 一，称之为标准 全加器的