（计算机应用技术专业论文）基于折叠计数器的集成电路低功耗bist研究.pdf

基于折叠计数器的集成电路低功耗b i s t 研究 摘要 b i s t 为复杂电路的测试提供了一种很有前途的解决方案，但由于本身存在 的特点，致使电路在测试过程中出现新的问题一测试功耗过高。特别是针列 有功耗约束的电路，这种问题就更加突出。过高的测试功耗不但影响电路性能 的可靠性，甚至会使电路的成品率下降。因此，低功耗b i s t 测试已成为研究 中的热点问题，本论文主要研究混合b i s t 低功耗测试方法，以及将功耗和编 码二者结合的完全确定性低功耗测试方法。其中主要内容如下： l低功耗b i s t 方法的概述：列举了当前各种低功耗b i s t 测试方案，分析了 各自的特点，并对他们进行了分类说明。 2 提出了一种混合b i s t 低功耗测试方案：根据混合b i s t 测试方案的特点， 利用门控时钟测试方法实现了混合b i s t 中伪随机低功耗测试；在确定性测 试中利用加载到c u t 上折叠序列的特点，调整加载折叠序列的顺序，改善 相邻序列之间的相关性，显著减少了测试过程中电路上的跳变数值，从而 大大降低了测试功耗。 3完全确定性b i s t 低功耗测试方案研究：针对电路完全确定性测试集的特 征，结合l f s r 和折叠压缩双重编码方案，完成对完全确定性测试集的编码， 并将编码之后获得的折叠种子存储在被测电路r o m 中或者是自动测试设 备存储单元中。实验数据表明，本方案的编码效果比连续长度编码方案更 好。且解压逻辑结构更加简单。当对折叠种子进行解压时，调整生成测试 向量之间的顺序，确保相邻向量之间的高相关性，从而避免了电路在测试 过程中产生过多的开关活动，因此保证了测试是在低功耗下完成的。 关键词： 内建自测试；编码：低功耗测试；折叠种子 r e s e a r c ho nv l s il o wp o w e r b i s tb a s e do nf o l d i n gc o u n t e r a b s t r a c t b u i l t i n s e l f - t e s t ( b i s t ) t e c h n i q u eh a sa f f o r d e d a p r o s p e c t i v e t e s tm e t h o dt o c o m p l i c a t e di n t e g r a t e dc i r c u i t s ( i c ) ，e s p e c i a l l yt os y s t e mo nf lc h i p ( s o c ) b i s tc a nr e d u c e t e s tc o s t so fa l li cb ye l i m i n a t i n gt h en e e df o re x p e n s i v et e s te q u i p m e n ta n dt e s tt i m e i na w o r d ，b i s tn o to n l yc i r c u m v e n t st e s tp r o b l e m s ，b u ta l s oo f f e r st h ec h e a p e ra n dm o r e e f f i c i e n ta l t e r n a t i v e t h e r e f o r eb i s th a sb e c o m eat o p i co f m a j o ri n t e r e s ti nr e c e n ty e a r s u s u a l l y ，ac i r c u i to rs y s t e mc o n s u m e sm o r ep o w e ri nt e s tm o d et h a ni nn o r m a lm o d e ， t h i se x t r ap o w e rc o n s u m p f i o nc a l lg i v er i s et os e v e r eh a z a r d si nc i r c u i tr e l i a b i l i t yo r ，i n s o m ec a s e s ，c a np r o v o k ei n s t a n tc i r c u i td a m a g e m o r e o v e r ，i tc a nc r e a t ep r o b l e m ss u c ha s i n c r e a s e dp r o d u c tc o s t ，d i f f i c u l t yi np e r f o r m a n c ev e r i f i c a t i o n ，a n dd e c r e a s eo fo v e r a l ly i e l d l o wp o w e rd i s s i p a t i o nd u r i n gt e s t a p p l i c a t i o ni sb e c o m i n gi n c r e a s i n g l yi m p o r t a n ti n t o d a y sv l s is y s t e m sd e s i g na n di sam a j o rg o a li nt h em t u r ed e v e l o p m e n to f v l s id e s i g n i nt h i sd i s s e r t a t i o n ，w ep u tf o r w a r dt w ol o wp o w e rb i s tt e s ts c h e m e sf o rt e s tp o w e r p r o b l e m s t h em a i nc o n t e n to f t h i sd i s s e r t a t i o na sf o l l o w s ： 1 t h es u m m a r i z a t i o no fl o w p o w e rb i s ti sd e s c r i b e d s e v e r nl o wp o w e rt e s ts c h e m e s a r ee n u m e r a t e d ，a n dt h e i rc h a r a c t e r i s t i c sa r ea n a l y z e da n dc a t e g o r i z e d 2i nm i x e d m o d eb i s tl o wp o w e rt e s ts c h e m e ，t h eg a t i n go fs y s t e mc l o c ks c h e m ei s a p p l i e dt oa c h i e v ep s e u d o - r a n d o ml o wp o w e rt e s t ，a n du t i l i z et h ec h a r a c t e r i s t i co ft h e f o l d i n gs e q u e n c e sa tt h ep h a s eo fd e t e r m i n i s t i ct e s tt og a i nl o wp o w e rd i s s i p a t i o nt e s t b ya d j u s t i n gt h eo r d e ro ft h e s ef o l d i n gs e q u e n c e sl o a d e d ，i tc a ni m p r o v e dt h e c o r r e l a t i o no fs u c c e s s i v ev e c t o r s t h e r e f o r e ，s w i t c h i n ga c t i v i t i e si nt h ec i r c u i tu n d e r t e s t ( c u t ) a r er e d u c e dr e m a r k a b l y f i n a l l y , t h em i x - m o d el o wp o w e rt e s ts c h e m ei s a c c o m p l i s h e d 3t h es c h e m eo fc o m p l e t ed e t e r m i n i s t i cl o w p o w e rb i s tt e s ti sb r o u g h tf o r w a r d f i r s t l y ， t h em i n i m u ms e to fs e e d st h a tl f s ra n d f o l d i n gc o u n t e re n c o d e dt h ec o m p l e t e d e t e r m i n l s t i ct e s tv e c t o r si sa c q u i r e d t h es e e d sc a l ls t o r e da tr o mi nc u to rt e s t e q u i p m e n t s e x p e r i m e n tr e s u l t ss h o wt h er a t i oo ft h ee n c o d i n gs c h e m ei sb e t t e rt h a n f r e q u e n c y - d i r e c t e dr u n - l e n g t h ( f d r ) c o d e s ，a n dt h ed e c o d i n gp r o c e s so f t h i sm e t h o di s e a s i e rt h a nf d rc o d e s w h e nt h es e e di sd e c o d e d t l l eo r d e ro fg e n e r a t e dv e c t o r sb y f o l d i n gc o u n t e ri sa d j u s t e d t h i sa i mi st og a i nh i g h e rc o r r e l a t i o no fs u c c e s s i v et e s t v e c t o r s c o n s e q u e n t l y , h i g h e rc o r r e l a t i o no fa d j a c e n tt e s tv e c t o r sc a na c t u a l i z el o w p o w e rd i s s i p a t i o ni nt e s t k e y w o r d s ：b u i l t i ns e l f - t e s t ；e n c o d e ；l o wp o w e rt e s t ；f o l d i n gs e e d 插图目录 图1 1每晶体管制造与测试成本变化图 图2 1使用a t e 测试原理图 图2 2b i s t 自测试示意图 图2 - 3 t e s t p e r c l o c k 结构b i s t 的实例图 图2 - 4t e s t p e r s c a n 结构b i s t 的实例图 图2 5串并结合结构b i s t 的实例图 图2 6l f s r 结构图 图3 1带门控时钟的b i s t 结构 图3 2折叠种子变化位号计数器建议结构 图3 3扫描链单元结构 图3 - 4本章中建议方案确定性测试的目标结构 图3 5混合b i s t 低功耗测试方案建议结构 图4 1l f s r 对折叠种子编码实例 图4 2本章中建议方案的目标结构 图4 3 c o n t r o ll o g i c 建议结构图 图4 4 扫描链单元结构 _ 一 一 m u 他 勰 ” 蛆 弛 m 钉 北 表2 1 表3 1 表3 2 表3 3 表3 - 4 表3 5 表3 - 6 表3 7 表3 8 表3 9 表4 一l 表4 2 表4 3 表4 4 表4 5 表格清单 b i s t 中使用的硬件结构 偶数位折叠计数器生成的原始序列 改变顺序后的折叠计数器序列 故障列表 奇数位折叠计数器生成的原始序列 改变顺序后的折叠计数器序列 n 为偶数变化位号二进制数 n 为奇数变化位号二进制数 确定性低功耗测试方案与文献【5 l 】方案w s a 比较一 本文建议混合b i s t 低功耗测试方案w s a 值 f a n 9 v 生成的对应部分i s c a s 8 9 电路的向量个数 第一次压缩后的向量个数列表 本文建议编码方案结果与f d r 编码方案比较 本方案的w s a 值和文献f 8 3 w s a 值对比 部分i s c a s 8 9 电路中前几个种子展开后的序列覆盖率 嬲 凹 如 如 ” 粥 强 们 钳 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的 研究成果。据我所知，除了文中特别加以标志和致谢的地方外，论文中不包含 其他人已经发表或撰写过的研究成果，也不包含为获得 金目曼王些太堂 或 其他教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所 做的任何贡献均已在论文中作了明确的蜕明并表示谢意。 学位论文作者签字：1 ；鸭勿羽 签字日期：护年 西 叼同 学位论文版权使用授权书 本学位论文作者完全了解 盒盟王些态堂有关保留、使用学位论文的规 定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被 查阅或借阅。本人授权 佥世王些太堂可以将学位论文的全部或部分论文内 容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇 编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名嘲参阍 签字日期：矿年r 月7 7 日 学位论文作者毕业后去向： 工作单位： 通讯地址： 导师签名： 签字日期： 电话： 邮编： 芬绎日 i 飙6 毒f 日) 7 日 致谢 衷心感谢导师梁华囤教授在我攻读硕士学位期间给予的悉心关怀和精心指 导! 梁老师深厚的学术功底、严谨的治学态度和执着的敬业精神，将会深深影 响激励着我。梁老师给我的耐心指导和孜孜不倦的教诲，使我从对芯片测试领 域的一片空白，到能承担一定的科研工作，尤其在研究和发现解决问题的方法 和能力方面，均取得了很大的进步，这种进步将是我人生中一笔宝贵的财富。 感谢系统结构研究室欧阳一鸣副教授、易茂祥副教授、陈田和黄正峰等各 位老师给我提供的无私帮助，同时感谢方祥圣、于静、刘军和李扬等同学给我 的支持和帮助。 感谢计算机学院领导以及相关老师在我学习上提供的各种帮助。 感激我的家人给予我的关爱、鼓励、支持和无私的付出，你们是我精神上 最强大的支柱，人生征途中永远前进的动力! 最后，感谢本论文的评阅人、评审专家以及答辩会的各位专家在百忙中给 予的审阅和宝贵意见。 作者：胡志国 2 0 0 6 年5 月 1 1 本课题研究背景 第一章绪论 同新月异的半导体技术推动着集成电路i c ( i n t e g r a t e d c i r c u i t ) 设计技术正 朝向全新的理念转变，这种理念就是将各种预先设计的并且已经过验证的芯核 ( c o r e ) 集成在一个芯片( c h i p ) 上，即系统芯片s o c ( s y s t e m 一0 1 1 一a c h i p ) 。 新的理念不但使芯片日趋复杂，而且大大提高了芯片的设计产量，显著缩短了 芯片投放市场的时间周期，但同时也使得芯片的测试面临越来越严峻的挑战， 系统的复杂性以及测试数据的海量性，使得传统测试方法逐渐变得难以介入， 同时使得测试费用大幅度上升，尤其是自动测试设备a t e ( a u t o m a t i ct e s t e q u i p m e n t ) 日益昂贵。经过对业内的数据统计发现：每个晶体管的制造成本呈 持续下降的趋势，而每个晶体管的测试成本逐渐增加。图1 1 清晰的表明了生 产和测试每个晶体管的成本的对比 1 。如图所示，上面的那条实线显示了基 于摩尔定律的单个晶体管制造成本的下降，下面的那条虚线表明了测试技术无 法跟上芯片集成度以及其速度，致使芯片中单个晶体管的测试成本逐渐上升。 因此，芯片及i c 的测试已经成为i c 产业发展的瓶颈问题，必须找出相应可行 的测试措施来改变图中的虚线上升走势。 图卜1 每晶体管制造与测试成本变化图 随着芯片的集成度逐渐增高，并且可以集成不同类型的器件也越来越多， 使得测试开销在电路或者系统总开销中所占的比例日益增加；同时传统的测试 方法逐渐难以适应芯片的测试需要，仅仅通过研究和改进已有的测试激励生成 方法已经无法满足测试要求。测试算法的研究和测试实践都证明这样一个基本 |旦sl鳗_j丹皇苴旨u o o u 事实：要对一个不具有可测试性的电路进行测试是徒劳的，只有提高电路的可 测试性，才能使电路的测试问题得到简化并最终得到解决。这就要求将测试和 设计相结合，在系统设计时就充分考虑到测试的要求，实行可测试性设计d f t ( d e s i g nf o rt e s t a b i l i t y ) ，以降低测试产生的复杂度，提高故障覆盖率，降 低测试成本2 1 。 传统的芯片设计主要考虑芯片的面积开销、成本和芯片的工作频率三要素， 而芯片的功耗以及相应的测试均放在次要位置。随着技术的发展，集成电路工 艺向超深亚微米推进 3 ，芯片的集成度以及工作频率的大幅度提高，已经使功 耗问题成为深亚微米i c 设计中的主要考虑要素之一。过高的功耗会影响电路性 能，甚至使电路失效。研究表明，芯片温度每上升1 0 ，器件的失效率约增加 一倍f 4 】。在芯片设计中，遇到最为棘手的问题便是芯片的可测试性问题和低功 耗问题。芯片内部嵌入的器件数目与内部节点数目随着复杂度的提高迅速膨胀， 但引脚数目受到封装技术的限制，增长速度缓慢，造成芯片中器件数与引脚数 的比率大大升高，如何保证芯片的可测试性并降低功耗已经成为一个难题。传 统的可测试性设计理论和低功耗设计理论在芯片设计中遇到许多新问题，其直 接原因就是i p 核的复用。i p ( i n t e l l e c t u a | p r o p e r t y ) 核的提供者可以确保所提供的 i p 核具有良好的可测试性，但并不能保证i p 核在嵌入一个系统之后该系统也 具有优良的可测试性，这一点也说明i p 核的简单堆砌不可能产生性能良好的i c 产品 5 。 另外。现代芯片的封装技术使得外部测试变得更加困难，内建自测试b i s t ( b u i l t i ns e l f - t e s t ) 便成为v l s i 测试的一个最具前景的解决方法。b i s t 通过 在芯片内部集成测试向量生成电路、测试控制电路和测试响应比较电路，使得 芯片的测试变得快速、高效。b i s t 可以使芯片的测试脱离对传统自动测试设备 a t e 的依赖；具有支持真速测试与层次化测试的优点；并且有助于保护i p 核 的知识产权，目前已得到了广泛的应用 6 ，7 ，8 】。因此，b i s t 已逐渐成为d f t 中的一个重要设计方法。 尽管b i s t 测试方法可以很好的解决目前v l s i 测试中的测试问题，但由于 嵌入到芯片内部的b i s t 逻辑只有在电路的测试模式下才被激活，同时在测试 模式下电路中节点的跳变数远远大于正常模式下的跳变数。理论研究表明， c m o s 电路中的动态功耗与电路的跳变数成正比，高的跳变加速了电路中金属 线上的电子迁移率，而电子迁移率和功耗带来的热量与电路的可靠性密切相关， 过量的热量严重降低待测器件的可靠性。除此之外，过量的跳变数还会产生较 高的瞬态跳变噪声。在生产测试中，被测的电路小片的供电是由探头提供的， 探头的阻抗比封装管脚的阻抗高很多。因此，过量的跳变数会产生误测，将无 故障待测电路视为有故障，导致不必要的损失。因此，测试领域的低功耗b i s t 测试的研究已经成为一个刻不容缓的研究课题。 1 2 低功耗测试技术研究的意义及国内外研究现状简介 1 2 1低功耗测试技术研究的意义 随着集成电路工艺几何尺寸f ：| 益缩小，电路系统复杂度进一步提高，特别 是s o c 的发展和电池供电的移动设备的广泛应用，芯片的功耗成为一个日趋重 要的问题。进入深亚微米工艺后，功耗已经成为大规模集成电路设计的一个焦 点问题，促进低功耗技术研究的因素有很多，概括起来主要有以下几点： 1 电路的可靠性。电路的功耗将转化为热量而释放出来，过多的热量将导 致器件的工作温度升高，继而严重降低系统的可靠性，使电路失效。如单晶硅 互连的疲劳、电气参数的改变、抗噪性能的下降、电子迁移等。实际上，温度 每提高1 0 ，电路系统的失效率将会提高一倍 4 】，所以对于高可靠性的芯片 设计，功耗是一个十分重要的设计参数，必须采取有效的低功耗设计方法加以 保证。 2 芯片封装成本。封装功耗直接决定着芯片的工作温度，芯片封装材料的 一个重要特性是热阻，即单位功耗导致该材料温度的变化量( w ) 。对于工 作温度较低的芯片，可以采用成本较低的塑料封装( 4 0 5 0 w ) ，而对工作温 度较高的芯片，必须采用成本在5 1 0 美元间的陶瓷封装( 15 - 3 0a w ) 9 1 ， 以保证芯片不会被烧毁。另外温度过高的芯片需要很强的空气或者液冷等散热 装置，这些都会增加成本。由此可以看出芯片的功耗在很大程度上决定着芯片 的成本。 3 芯片测试成本。研究表明，芯片在测试期间所消耗的功耗比正常运行的 功耗要高出数倍，为了保证在测试时不会烧坏芯片，一种方法通过昂贵的封装 和散热装置来实现，这无疑会增加芯片成本，另外还可以使用降低测试频率， 降低测试跳变率等方法，但为了保证不影响测试覆盖率和测试故障类型，这些 方法均提高了测试时间，同时又增加了测试成本。另外，在深亚微米工艺下， 由于功耗问题引起许多新的故障类型，传统的测试方法( 如：i d d q ) 在一定程度 上失效，这又会提高测试成本。 4 s o c 和移动设备。s o c 的发展和芯片集成度的进一步提高使得单个芯片 上集成的功能越来越多，芯片的功耗也相应地随之提高，这对低功耗技术提出 了更高的挑战。移动设备( 如手机、掌上电脑、移动多媒体，还有一些特殊的应 用如心脏起搏器等) 无法配备体积过大的散热装置，而且移动电源容量也是很有 限，因此低功耗技术显得尤其重要。 5 电池和电源。对于电池供电设备来说，功耗大的设备则要求更高成本的 电池 1 0 ，如：l i i o n 电池大概为6 0 w h k g ，在1 0 年内其容量只是提高了 1 0 左右 1 1 ，而芯片的功耗却呈指数形式增长，如果不采用一定的手段降低芯 片的功耗，电源将成为移动设备的一个重要瓶颈，严重影响到移动设备的广泛 应用。 1 2 2 国内外研究现状简介 近些年来，低功耗b i s t 测试已经成为国内外测试领域的一个热门研究课 题，在学术上已有了一定的研究成果和相应的实现方法。根据实现低功耗测试 策略的不同，可以简要列举为以下几类方法： 测试向量生成技术 合理设计扫描链 合理设计扫描单元 基于分割电路的b i s t 测试方法 基于门控时钟的b i s t 测试方法 1 3 本课题研究工作及来课题来源 本课题得到国家自然科学基金重大研究计划( 9 0 4 0 7 0 0 8 ) ，国家自然科学基 金( 6 0 4 4 4 0 0 1 ) 共同资助。 本课题的研究内容和主要工作是如何降低混合模式b i s t 结构中的测试功 耗，提出了完全确定性b i s t 测试中低功耗测试和测试数据编码技术相结合的方 法。具体研究工作如下： 低功耗b i s t 方法的综述 列举了当前各种低功耗b i s t 测试方案，分析了各自的特点，并对他们进 行了分类说明。 混合b i s t 低功耗测试方案研究 根据混合b i s t 测试方案的特点，利用门控时钟低功耗测试方案来完成混合 b 1 s t 中伪随机低功耗测试，在确定性测试中利用加载到c u t 上折叠序列的特 点，调整加载折叠序列的顺序，改善相邻序列之间的相关性，降低测试过程中 电路中节点上的翻转值，从而实现了相应的低功耗测试。 完全确定性b i s t 低功耗测试方案研究 针对电路完全确定性测试集的特征，结合l f s r 和折叠压缩双重编码方案， 完成对完全确定性测试集的编码，并将编码之后的数据存储在被测电路r o m 中或者是a t e 存储设备中。当电路进行测试时，利用存储并生成方案来实现对 芯片的测试，在生成测试向量的过程中，利用折叠序列的特点，通过提高相邻 测试向量之间的相关性来降低测试中的功耗。 1 4 本文章节安排 本文具体章节安排如下： 第二章主要介绍了集成电路b i s t 测试方法、结构和常见方案举例，并分析 了相应方案的优缺点，同时指出了b i s t 测试中存在的功耗问题。分析了b i s t 中高功耗的来源，给出了c m o s 电路在测试模式下的功耗模型、功耗衡量因子， 概述了当前低功耗b i s t 测试方面的研究成果。 第三章提出了混合模式低功耗b i s t 测试方案，利用一种门控时钟低功耗测 试方案完成混合测试中伪随机测试，该方法的特点就是通过控制时钟信号来过 滤无用的测试向量，从而有效降低了伪随机部分的测试功耗。在确定性低功耗 测试研究中，利用折叠序列自身的特点，控制相应折叠序列生成顺序，使加载 到被测电路中的相邻向量之间的相关性得到很大的提高，从而非常有效的改善 了该部分测试功耗。 在本章中给出了相应方案的实现结构和实验结果，并对实验结果进行了分 析和总结。 第四章主要从电路的故障列表和a t p g 工具出发，利用二者有效结合来生成 该电路中所有可测故障的测试向量。由于生成的测试向量具有非常多的无关位， 因此结合l f s r 和折叠种子的双重编码来求得对应的种子集。本章中提出的测试 方案只保留了混合b i s t 测试方案中确定性测试，利用确定性测试来完成对电路 中所有故障的测试，故此种方案又可以称之为完全确定性测试。测试过程中， 由于本方案采用“存储并生成”方案，通过展开已编码之后的种子，生成了相 应的测试序列，由于经过控制生成顺序后的相邻测试序列间具有很好的相关性， 因此当这些序列加载到被测电路中将会引起很少的跳变，从而实现了低功耗 b i s t 测试方案。此外，本方案的编码方案具有很好的压缩效果，同时给出了编 码实验结果，并将实验结果和f d r 方案结果进行了相应对比，突出了本方案多 个方面的优点。 第五章结束语，总结全文，并对今后的工作进行展望。 第二章集成电路测试概述及测试中的低功耗研究 对于高可靠性的数字系统，测试必须迅速且有效。自测试便成为一种行之 有效的测试手段。数字系统涉及到一系列层次化的部分一一芯片、电路板、系 统等。在最高的层次，也就是可能包含整个系统，它是由软件来控制的。自测 试可以在软件中执行，虽然在系统级中，纯粹的软件自测试可以满足系统级的 要求，但它也有许多不利的因素。因为它必须测试没有经过d f t 的部分，所以 测试效果可能会比较差。另外，一个好的测试软件，它的长度可能很长，速度 比较慢，并且升级的代价比较昂贵，一种比较受欢迎的方法是b i s t ，也就是说， 测试由硬件本身来执行。 当出硬件来进行自测试时，它不仅具有迅速高效的特点，并且可以进行层 次化测试，也就是说，在一个精心设计的测试方案中，同样一个硬件设备可以 测试芯片、电路板、系统。这样，节省成本的好处不仅体现在芯片级上，在系 统级中，它节省的成本也是非常可观的。并且，b i s t 可以解决很多其它的测试 问题。 由于b i s t 自身的特点，虽然对集成电路的测试提供了一种可行方法，但是， 电路在测试模式下，功耗明显偏高，过高的功耗势必影响到电路的性能、稳定 性及多方面的问题。尤其在移动通信设备和移动计算已迅速成为电子消费市场 的重要组成部分。作为这些产品的核心部分的电子器件必须低功耗，以便延长 电池的寿命以及满足封装可靠性约束。低功耗设计在算法、结构和电路等方面 已经受到了广泛的关注并作了大量的研究 1 2 ，13 ，1 4 。尽管低功耗设计方法学 解决了设计复杂的低功耗数字v l s i 电路问题，但这些电路在制造过程中更易 于带来缺陷。当初业界简单以为，传统d f t 方法能适合于低功耗方法设计的数 字电路。但近期的研究却证明了传统的o f t 方法不能有效应用于低功耗电路， 进而会降低电路可靠性，减少制造成品率 1 5 ，1 6 。例如，v l s i 芯片在测试时 会比正常工作时消耗多出3 倍的功耗 1 7 。往往在b u r n - i n 阶段，让待测器 件超负载工作，而增加的几倍功耗会毁坏待测器件。额外功耗来源于测试时电 路的过量跳变，这些跳变要比正常运行时高出很多。事实上，低功耗设计的目 的在于尽可能的提高输入测试向量的相关性，而传统的d f t 方法为了减少测试 时间打破了测试向量之间的相关性，这两者相互矛盾。此外，目前的低功耗设 计技术只解决了电路正常工作的低功耗问题，但电路测试时的功耗比电路正常 功耗要高很多，低功耗测试问题变得日益突出。 本章旨在提出b i s t 测试简介和低功耗b i s t 测试，给出了c m o s 电路在测试 模式下功耗估计模型，并简要回顾了近些年提出的降低测试期间功耗的方法。 2 1 集成电路测试概述 自从诞生了集成电路的设计与制造，就有了集成电路的测试。对电路的测 试是为了尽可能多地发现其中的制造缺陷，防止有问题的芯片流入市场而被拒 收。如果有问题的芯片被投入到实际应用中，一旦出现问题，可能会给用户造 成很大的损失甚至带来灾难。因此，集成电路的测试重要性是显而易见的。 根据芯片的功能要求来对芯片进行的测试称为功能测试，事实上，符合芯 片功能的输入情况往往非常多，对其所有功能的测试不可能在短时间内完成。 从而，实际的测试更多采用结构测试，即检查芯片结构上的每一点是否存在故 障。一般说来，只要能够保证芯片所有结构点没有故障，则可以初步判断芯片 有故障的可能性不大。对于一般的电路来说，需要检查的结构点往往比其功能 点要少得多，这正是结构测试的优点和采用结构测试的理由。不管采用何种测 试方法，都需要首先得到被测电路的测试向量，采用自动化的方式得到这些测 试向量的方法称为自动测试生成a t p g ( a u t o m a t i ct e s tp a t t e r n sg e n e r a t i o n )。 根据待测电路可以分为时序电路测试和组合电路测试。组合电路测试是基 础，已经有很多成熟的算法，时序电路测试实际上可以看成是时间帧展开的组 合电路。 对大型时序电路的测试或测试生成是非常困难的，为了在实际中对这样的 芯片进行测试，需要在芯片的设计阶段考虑其测试的需求，从而对设计本身作 某些调整，使其更容易测试，这种方法称为可测试性设计d f t 。目前，f 在运 用的绝大多数芯片的设计都或多或少地采用了可测试性设计技术。 2 1 1 使用a t e 测试 当前生产工艺下复杂的v l s i 电路生产和测试更多依靠自动化。图2 1 给出了使用a t e 测试的主要原理以及三个主要组成部分：待测电路，被测试的 是否有故障的电路；自动测试仪，包括控制处理器时序模块，功率模块和格 式模块；测试仪存储器，用于存储测试向量和测试响应。下面简要介绍这三部 分。 c u t ( c i r c u i tu n d e r t e s t ) 指待测试的硅芯片或封装好的器件。测试过程需 要经常通断a t e 和待测器件，要求c u t 管脚和a t e 焊盘的连接必须牢固 可靠并且切换方便。 a t e 包括控制处理器、时序模块、功率模块和格式模块。控制处理器作为 主机控制整个测试流程，并维持与其它a t e 模块的通信。时序模块定义c u t 每个管所需的时钟边沿：格式模块为测试向量添加时序和格式信息，指定管脚 信号何时变高变低；功率模块为c u t 供电以及用于电流和电压的准确测量。 a t e 存储器 存储 i p l l l 生 成的向量 被测电路 c u t a t e 存取器 存储存储无 故障响应 a t e ( 控制处理器，时序模块，功耗模块 格式模块) 图2 - 1 使用a t e 测试原理图 a t e 存储器存储c u t 的测试向量和无故障情况下的期望响应，测试中将 实际的测试响应与期望响应进行比较。当前a t e 电压准确度是毫伏，时间可 以精确到皮秒级。存储在a t e 存储器中的测试向量是用a t p g 算法产生的。 a t p g 算法处理逻辑抽象的结构化网表，使用通用的故障模型( 如固定型故障) 来指定故障列表产生测试向量。与t p g 相比，确定型a t p g 算法能产生长度 更短和覆盖率更高的测试向量，但需要较长的运算时间。较长的运算时间与电 路内部节点的不易控制和观测有关。在处理时序电路对这种情况更为突出。尽 管这方面的研究不断取得进展，时序电路的测试产生时间仍然极其巨大并且测 试效率仍然不能令人满意，主要表现为故障覆盖率不高。除此之外，芯片上品 体管数目同趋增加，而仅有有限的输入输出管脚也使得获得高的测试效率变得 更复杂更耗时。 可测性设计d f t 就是为解决上述问题而被提出的。在 v l s i 设计流程中， d f t 通过添加测试硬件引入面向测试的设计，以提高可测试性，包括可观测性 和可控制性。在设计中添加d f t 后通常能缩短测试时间、提高故障覆盖率因 而有较好的测试效果，同时也使得易于用a t p g 来产生测试向量。最常用的 d f t 方法是基于扫描的d f t ，其做法是修改时序电路为扫描单元，引入串行 移位寄存器。为每个扫描单元添加一个扫描模式，扫描时测试数据不是从电路 的组合部分并行载入，而是从移位寄存器的前一个扫描单元串行移入。基于扫 描的d f t 可以分为全扫描和部分扫描。全扫描的主要特点在于将所有的时序 单元修改为扫拱单元，将时序电路的a t p g 问题转化为易处理的组合电路 a t p g 。部分扫描方法仅仅修改部分时序单元，只需较少的测试硬件面积，当然 测试产生时就需要复杂的a t p g 。引入扫描d f t 改变了测试向量加载到c u t 的测试策略。组合电路或非扫描时序电路，将在每个时钟周期加载测试向量到 c u t 。而扫描d f t 加载测试向量到c u t 是以扫描周期为单位的。 2 1 2 内建自测试b i s t 尽管a t e 在检测生产测试时有诸多优势，但使用a t e 存在以下两个问 题。第一，a t e 机器昂贵，并且随着芯片规模的增加、管脚数目的日趋增多成 本会越来越高【l 】。第二，在使用通用扫描d f t 时，测试向量不能单拍加到待 测电路上。在测试模式需经过扫描链移位后再加到待测电路，这就使得进行全 速测试( a t 。s p e e dt e s t i n g ) 非常困难。此外，使用a t e 测试要将芯片独立拿 出来进行测试，板级测试也无法进行。 上述问题导致了内建自测试的研究和应用，简称b i s t i8 ，1 9 。b i s t 是 一种d f t 方法，其中部分电路用于测试电路自身。测试向量不是像外部测试 一样外部产生，而是使用b i s t 硬件内部产生。在一定程度上，b i s t 降低了 芯片测试对a t e 的依赖，同时b i s t 可以在电路正常工作时进行测试。b i s t 不仅降低外部a t e 的成本，而且能够检测时序相关的故障。 b i s t 的基本原理图如图2 2 所示。b i s t 摆脱了对a t e 和存储测试向量 的a t e 存储器的依赖，转而使用片上的测试向量产生器t p g ( t e s tp a t t e r n g e n e r a t o r ) 和测试特征分析器s a ( s i g n a t u r e a n a l y z e r ) 。电路在测试模式时， b i s t 控制单元b c u ( b i s tc o n t r o lu n i t ) 用来控制测试，t p g 产生测试向 量加到被测电路c u t ( c i r c u i tu n d e rt e s t ) 上以区分电路有无故障，s a 用来 评估电路响应。 t e s t t e s t 图2 - 2b i s t 自测试示意图 通常使用l f s r 作为t p g 来产生测试向量，测试向量的产生方法包括穷 举、伪穷举、伪随机、确定和混合等 18 】。l f s r 有着简单且相对规则的结构， 良好的伪随机特性会带来高故障覆盖率从而获得较好的测试效果，并且它的移 位特性使得易于与串行扫描集成。典型的l f s r 是由存储单元( d 触发器) 和 异或门x o r 构成。l f s r 本身构成简单但基于复杂的数学理论【2 0 】，这些理论 解释了l f s r 作为测试产生器和响应分析器的行为。l f s r 能用于压缩和分析 单个输出c u t 的测试响应，也可以简单地扩展到多个输入特征分析器 m i s r ( m u l t i p l e i n p u ts i g n a t u r er e g is t e r ) ，m i s r 压缩和分析有多个输出 的c u t ，还可扩展到内建逻辑块观察器b i l b o ( b u i l t i nl o g i cb l o c k o b s e r v e r ) ，能同时进行测试向量产生和响应分析。细胞自动机c a ( c e l l u l a r a u t o m a t i o n ) 也可以替代l f s r 作为测试向量产生器，细胞自动机中每个单元 是一个存储元素，该单元只与邻近单元相连。 9 g i s t 技术完全改变了集成电路的传统测试方式，它通过缩短测试应用时间， 减少存储在a t e 中的测试数据量，从而降低了测试费用。同时，g i s t 也可以缩 短电路产品研发周期，减少产品的维护费用。根据获得满意故障覆盖率的测试 时间和添加额外测试硬件引起的面积开销这两个因素，b i s t 可以分为串行 b i s t 和并行b i s t 。下面具体阐述串行b i s t ( t e s t p e r s c a n )和并行b i s t 方法( t e s t p e r - c l o c k ) 2 1 】。 在t e s t - p e r c l o c k 结构b i s t 中，在每一个时钟周期输入一个测试向量并 捕获一个响应，图2 - 3 中给出了该种结构b i s t 的两个实例。在t e s t p e r s c a n 结构g i s t 中，在每一个扫描周期中通过扫描输入一个测试向量并捕获一个响 应。一个扫描周期是由若干个时钟周期组成，它包括将向量串行移入扫描路径 或将响应串行移出扫描路径( 这看哪个路径长) 所需的时间再加上一个或多个 时钟周期。例如，如果一块包含有1 0 0 个边沿触发器的芯片有一条全扫描路径， t e s t p e r s c a n 要求1 0 1 个时钟周期将测试向量移入，并瞬时从前一个向量观 测响应一一大约比t e s t p e r c l o c k 方法慢1 0 0 倍。图2 4 给出了t e s t p e r s c a r 结构g i s t 的一个实例。 ( a ) 甲芦等吖 c u t i m i s r ( b ) 图2 - 3t e s t p e r e l o c k 结构g i s t 的实例图 图2 4 t es t p e r s c a n 结构g i s t 的实例图 图2 - 5串并结合结构b i s t 的实例图 串行b i s t 与并行b i s t 二者之间的区别主要集中在测试开销和测试应用时 间上，在串行b i s t 中，由于测试向量是串行移八扫描链中，而并行b l s t 是并 行加载到电路上，因此测试时所花费的时间比并行b i s t 长。但并行b i s t 测试 开销比串行b i s t 大，因此，在权衡二者的优缺点之后，根据测试需要，选择相 应的b i s t 测试结构。 为了减少串行b i s t 方案中测试向量移入扫描链中的时间，同时为了在并行 b i s t 方案中避免对被测电路性能的影响，以及硬件开销，一种串一并结合方案 应运而生。它是将一个完全扫描链分成若干扫描链( 见图2 5 ) 。测试向量集由 一个伪随机测试模式生成器p r p g ( p s e u d o r o n d o mp a t t e r ng e n e r a t o r ) 产生， 响应通过多输入信号寄存器m i s r ( m u l t i p l e i n p u ts i g n a t u r er e g is t e r ) 压缩。 上述的测试生成器被称做s t u m p s ( s e l f t e s tu s i n gm l f s ra n dp a r a l le ls h i f t r e g i s t e r ) 寄存器序列生成器。但是这种拥有多个扫描链的设计不能排除许多相 互关联的测试向量，通常将l f s r 用l f