（通信与信息系统专业论文）低功耗asic物理设计方法研究及其应用.pdf

摘要 曼曼曼曼曼曼皇曼曼曼曼曼曼曼曼曼曼曼曼曼曼曼鼍曼曼曼鼍i ii ii| i i i i 皇曼皇曼量 摘要 在过去的5 0 年里，为了满足消费者对低成本、高性能以及多功能集成电路 的需求，集成电路技术飞速发展。工艺技术的进步一直是推动半导体工业发展的 动力。缩放技术减少了电路器件的延时，提高了集成电路的工作频率、晶体管数 量和集成密度。但是性能和功能的提高，是以设计复杂程度和功耗的提高为代价 的。功耗过高会引起一系列降低芯片可靠性，提高芯片成本的问题。认识功耗的 产生、分布以及如何降低功耗是目前集成电路设计者面临的重要问题。 本文主要研究在深亚微米工艺下，应用s y n o p s y s 公司的自动布局布线工具 a s t r o ，在芯片的物理设计过程中降低功耗的设计方法。物理设计即版图设计， 是在遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一 系列约束的前提下，将网表转化为精确的物理版图的过程。 明确功耗的分类和来源，以及物理设计中各步骤和约束参数设置对于功耗的 影响，是后端物理设计中实现低功耗设计的基础。本文以北京市嵌入式系统实验 室多款应用于不同领域的实际芯片设计经验为基础，总结摸索了一些物理设计中 降低功耗的方法和设想：如何实现低功耗的时钟树综合；如何降低芯片的短路功 耗；如何应用低功耗的标准单元来实现设计降低功耗等。并将这些设计方法单独 应用到芯片b t v 2 0 4 0 s 0 3 的优化设计中。通过具体的物理设计和功耗估计，验证 了这些设计方法的可行性和具体效果。这些低功耗设计方法的研究及其应用，丰 富了后端设计方法，有利于实验室后端设计能力的拓展和设计流程的完善，提高 芯片的市场竞争力。 关键词低功耗设计；功耗分布；时钟树综合；短路功耗；电压降 北京1 = 业大学工学硕士学位论文 a b s t r a c t t h es e m i c o n d u c t o ri n d u s t r yh a sa c h i e v e dap h e n o m e n a lg r o w t ho v e rt h el a s t5 0 y e a r s ，m a i n l yd u et ot h er a p i di m p r o v e m e n ti nt h es e m i c o n d u c t o rp r o c e s st e c h n o l o g y t h e l o wc o s t ，t h eh i g hp e r f o r m a n c ea n dv a r i o u sr e q u i r e m e n t sa r et h ed r i v i n gf o r c ef o r t h ef a s td e v e l o p m e n to ft h i sf i e l d t h e p o w e rd i s s i p a t i o no ft h ec h i pi n c r e a s e s 、 ，i mt h ei n c r e a s i n gc l o c kf r e q u e n c y a n dt h ei n t e g r a t i o nd e n s i t y t h en e e df o rl o wp o w e rd e s i g ni sb e c o m i n gam a j o ri s s u e i nt h em o d e mi cd e s i g na st h eh i g hp o w e rd i s s i p a t i o nw i l li n c r e a s et h ec o s ta n dl e a d t oas e r i o u si cr e l i a b i l i t yp r o b l e m s i nt h i sp a p e r , h o wt or e d u c ep o w e rd i s s i p a t i o no ft h ec h i pi nt h eb a c k e n d p h y s i c a ld e s i g ni sd i s c u s s e di nu s eo ft h es y n o p s y sa u t op l a c e & r o u t i n gt o o la s t r o p h y s i c a ld e s i g ni sap r o g r e s sw h i c h t r a n s l a t e san e t l i s ti n t oap h y s i c a ll a y o u tu n d e rt h e c o n s t r a i n so ft h ep r o c e s st h ed e s i g nf l o wa n dt h et i m i n g b a s e do nt h ee x p e r i e n c eo fs e v e r a ls u c c e s s f u la s i cc h i pd e s i g n si nt h eb e i j i n g e m b e d d e ds y s t e mk e yl a b ，1w i l li n t r o d u c ea n dv a l i d a t es o m el o wp o w e rd e s i g n m e t h o d o l o g yi nt h ep h y s i c a ld e s i g ns t e p s ：h o wt ob u i l dal o wp o w e rc l o c kt r e e ；h o w t or e d u c et h es h o r tc i r c u i tp o w e ro ft h ec h i pa n dh o wt oa c h i e v et h em i n i m a lp o w e r i n c r e a s i n gi nt h et i m i n gc l o s u r e t h ed e t a i l so ft h en e wd e s i g nm e t h o d o l o g yw i l lb ei l l u s t r a t e da n dt h ev a l u e so f t h ep o w e re s t i m a t i o nw i l ls h o wt h e i re f f e c t s t h e s el o wp o w e rd e s i g nm e t h o d o l o g ya n dt h e i ra p p l i c a t i o n sw i l li m p r o v eo u r d e s i g nc a p a b i l i t ya n dm a k eo u ri cp r o d u c t sc o m p e t i t i v e k e yw o r d sl o wp o w e rd e s i g n ；c o m p o n e n t so fp o w e rc o n s u m p t i o n ；c l o c kt r e e s y n t h e s i s ；s h o r tc i r c u i tp o w e r ；v o l t a g ed r o p 独创性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研 究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他 人已经发表或撰写过的研究成果，也不包含为获得北京工业大学或其它教育机构 的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均 已在论文中作了明确的说明并表示了谢意。 关于论文使用授权的说明 本人完全了解北京工业大学有关保留、使用学位论文的规定，即：学校有权 保留送交论文的复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部 分内容，可以采用影印、缩印或其他复制手段保存论文。 ( 保密的论文在解密后应遵守此规定) 签名：乃互荪 导师签名：夏边出导师签名：缸选出 日期：j 芝l 第1 章绪论 第1 章绪论 1 1 课题研究背景和意义 从1 9 5 8 年杰克基尔比( j a c ks k i l b y ) 研制出世界上第一块集成电路，到 5 0 年后的今天，集成电路技术飞速发展。小小的集成电路芯片已经影响了整个 人类社会，渗透到我们生活的每一天。遵循着摩尔定律，晶体管特征尺寸不断减 小，芯片集成度越来越高，速度越来越快，功能越来越复杂，规模越来越大，功 耗和功率密度也越来越大。 如i n t e l 的第一代个人p c 使用的c p u - - 8 0 8 8 ，只有2 9 万个晶体管，最大功 耗也只有1 7 w 。而今天的i n t e l 的x e o n5 5 0 0 系列，集成了7 亿多个晶体管，功 耗更是达到13 0 w 。功耗过大主要带来了以下几个问题： 首先，随着功率和功率密度的增长，控制集成电路温度的增长成为难题。温 度升高不但增加电路的延迟，降低芯片的速度，更容易使电路的各种物理缺陷所 造成的故障显现出来，降低芯片的可靠性。研究表明，温度每升高1 0 摄氏度， 器件的故障率就提高2 倍。 其次，便携式消费市场的增加，和相对缓慢的电池发展技术，注定大功率的 芯片不会成为产品。 再次，大的功耗导致封装和散热成本大幅度增加。当今的芯片设计中，功耗 已经成为与性能和面积同等重要的问题，在某些特殊产品中，功耗指标甚至成为 第一要素【3 ”。 所以，有必要研究低功耗的设计方法，它不仅是设计潮流，更是实在的市场 需要。 1 2 国内外发展状况 回顾过去，1 9 4 7 年晶体管的发明可被视为迈向低功耗的第一步【1 】。与真空 管工作需要几百伏的高电压和大功率相比，晶体管不仅可以在相对很低的电压下 以较高的速度工作，而且功耗低。类似的，2 0 世纪5 0 年代末期集成电路的发明 可以被视为低功耗微电子的开始，与分立器件组成的电路相比，集成电路实现了 相同的功能，不仅功耗低、体积小、重量轻，而且性能和可靠性都得到了提升。 北京工业大学工学硕士学位论文 ! i i i 量曼曼曼曼曼曼皇曼曼曼曼曼! 曼鼍曼舅曼曼皇量曼曼皇曼! ! ! 曼皇曼皇曼曼曼! 皇曼曼曼曼曼舅舅! 曼曼曼曼曼曼舅曼皇曼曼曼曼曼曼曼曼曼曼蔓曼曼曼曼量曼窖曼曼蔓 半导体工艺的缩放技术发展已经超过了4 0 年，它一直是促进半导体工艺发 展的推动力。根据供电电压不同，以i n t e l 为例，工艺缩放分2 个主要时则”。 第一个时期是从集成电路产生到1 9 9 3 年，这段时期电源电压的缩放不是工 艺缩放的必须，称为恒定电压缩放时代。1 9 9 3 年至今，降低功耗增加速度的需 要，促进电压缩放成为缩放技术的必须，这段时期称为恒定场缩放时期。 对于0 1 3 1 j m 以上的工艺，动态功耗仍旧是c m o s 集成电路功耗的最主要 部分( 大于9 0 ) ，针对动态功耗的低功耗设计技术主要有降低电源电压、动态 缩放电压、多电压、低摆幅信号等。 当特征尺寸达到9 0 n m 、6 5 n m 乃至4 5 n m 时，泄漏功耗成为功耗的另一大 来源，对于这种情况，当前主流e d a 厂商、i p 设计厂商和f o u n d r y 主要推广的 是多电源电压多阈值的低功耗设计方法【1 , 1 2 , 1 8 1 ： 对于活动率高，动态电压占主要部分的电路，采用低电压和低阈值的标准门 单元，在保证电路速度的前提下，降低了动态功耗；对于活动率低，泄漏功耗占 主要部分的电路，采用高电源高阈值的标准门单元，可以有效降低泄漏功率。 低功耗设计方法贯穿于芯片设计的整个过程，从纵向即设计层次上来看，从 系统级( s y s t e ml e v e l ) 、功能级( b e h a v i o rl e v e l ) 、寄存器传输级( r e g i s t e r t r a n s f e r l e v e l ) 到门级( g a t e ll e v e l ) 都有相应的方法和技术来降低功耗。 在一定程度上，依据门级网表进行版图设计的后端工程师，是被动接受以上 各个设计层次的设计结果，所以上述层次的低功耗设计方法，不是本文的研究对 象，这里不再赘述。在后端工程师所做的物理设计( p h y s i c a ld e s i g n ) 级别横向 来看，低功耗设计是一个从应用材料、i p 设计供应商( 如a r m ) 、e d a 厂商( 如 s y n o p s y s ) 到生产厂商( 如t s m c ) 还有设计者本身的一个紧密联系协作的过程。 如何在物理设计阶段利用e d a 工具和现有i p 实现低功耗设计是本文的重点。 1 3 集成电路设计流程 1 3 1 集成电路设计流程简介 如图1 1 所示，集成电路设计概念上的流程： ( 1 ) 市场部门详细说明需要开发的产品。 ( 2 ) 其次是规定设计的结构或者行为。电路设计工程师规定芯片的结构来满 足市场的功能需求。 ( 3 ) 系统仿真由一组工程师完成。这组工程师对将要集成在最终芯片中的各 个单独模块进行定义和验证。这一步骤验证了在步骤2 中规定的结构是合理的， 2 第1 章绪论 并清楚地定义了需要进一步处理的模块。 市场i 。e a 上 1r 结构定义物理版图设计 上 上 系统仿真设计原型& 测试 上上 电路仿真设计 大规模生产 投入市场 图1 1 集成电路设计流程 f i g u r e1 - 1d e s i g nf l o wo ft h ei n t e g r a t e dc i r c u i t s ( 4 ) 电路设计组完成所有的数字和模拟仿真，来验证电路的方案和门的连通 性，以及门的尺寸( 为了满足时序规范) 。这些组需要和版图设计组进行交互， 版图设计组会采用适合芯片电路的布局布线。 ( 5 ) 物理设计即版图设计，是创建工程制图( 网表) 的精确的物理描述的过 程，而这一物理描述过程遵守由制造工艺、设计流程以及通过仿真显示为可行的 性能要求所带来的一系列约束。 ( 6 ) 在芯片制造出来以后，测试工程师开始测试芯片。要检查工艺参数是否 在可以接受的允许误差范围内。下一步是使用工程测试仪器来测量芯片，以便找 出所有的违规，并解决这些问题。 ( 7 ) 在改正所有的错误( 工艺上的或者逻辑上的) 后，芯片开始批量生产并 投入市场。 这只是一个概念上的流程，在实际设计中，会有很多不同设计阶段的交叉混 合，还有很多设计上的反复和迭代。 1 3 2 集成电路物理设计流程 物理设计是将前端的逻辑网表转换为精确的物理版图的过程，并且需要满足 时序、面积、功耗和工艺上的各种约束【2 1 。是芯片设计中的重要环节。 3v 北京工业大学工学硕士学位论文 如图1 - 2 所示，物理设计包括以下步骤 3 8 , 3 9 , 4 0 】： i p ( s t dc e l l & m a c r o ) 前端网表 ( n e t l i s t ) 数据准备 ( d a t ap r e p a r e ) 布局规划 ( f 1 0 0 r p l a n n i n g ) 标准单元布局 ( p l a c e m e n t ) 时钟树综合 ( c t s ) 布线 ( r o u t i n g ) 工艺文件 ( t e c h f i l e s ) s d c 文件 数据输出 r c 等时序参数提取) 静态时序分析 版图后仿真 e c o ( e n g i n e e r i n g c h a n g eo r d e r ) 物理验证 ( p h y s i c a lv e r i f i c a t i o n ) 流片及封装测试 图1 - 2 后端物理设计流程 f i g u r e1 - 2p h y s i c a ld e s i g nf l o wi nb a c k e n d ( 1 ) 数据准备( d a t ap r e p ) 为物理设计做准备，明确进行芯片设计的各种 工艺文件和设计所需要的各种j p 。工艺文件有t f 、i f f 、n x t g r d 等形式，包含了 各层金属厚度电阻电容等基本信息。i p 包括s t dc e l l 、1 0p a d 、s r a m 和一些模 拟模块如数模转换器模数转换器等。对于s y n o p s y s 设计流程而言，需要将这些 l p 转化为可识别的m i l k w a y 格式，并保证信息的完整性( 包括时序面积功耗等 物理信息) 。 ( 2 ) 布局规划( f io o r pia n ) 确定芯片最基本的参数，如芯片大小，i o 单元 的位置和顺序，m a c r o 宏单元的位置和连接方式，完成并分析整个芯片的电源网 络规划。布局规划在物理设计中的位置十分重要：首先，强大的电源网络是芯片 正常工作的保障，合理充足的布线资源是后期顺利绕线的前提；其次i o 单元和 m a c r o 单元的摆放位置以及一些标准门单元的布局约束严重影响着芯片的时序 和绕线质量。 ( 3 ) 布局( p ia c e m e n t )以时序为主要约束，将标准门单元放入芯片的c o r e 4 第1 章绪论 量舅i i i o 皇曼皇蔓鼍曼舅曼曼曼曼皇曼曼曼曼皇曼曼曼皇曼曼曼皇曼曼曼曼曼! 曼曼曼曼皇曼皇曼曼曼皇皇曼曼皇曼曼曼曼皇曼曼! 曼曼曼曼曼曼曼曼曼曼 内部，并根据时序、信号的上升和下降时间、面积、输出负载、扇出系数等约束， 对局部进行优化，满足约束要求。布局是物理设计中的重点，过程复杂且难以约 束控制，是芯片时序收敛最直接的影响。 ( 4 ) 时钟树综合( c t s ) 用缓冲器或者反向器构建一个时钟树网络，得到合 理的时钟延迟和有利于时序收敛的时钟偏差。 ( 5 ) 自动布线( r o u t in g ) 将芯片内的所有逻辑单元，根据网表的连接关系， 用实际的金属连线代替其虚拟的逻辑连线，并满足一系列的工艺约束和时序约 束。这步包括一系列的步骤：c l o c kr o u t e 、g l o b a lr o u t e 、g l o b a lr o u t eo p t i m i z a t i o n 、 t r a c ka s s i g n 、d e t a i lr o u t e 、s e a r c ha n dr e p a i r 、p o s t r o u t eo p t i m i z a t i o n 。 ( 6 ) r c 参数提取( r ce x t r a c t lo n ) 在布线完毕后，用s t a r - r c x t 提取物 理版图上组成信号线的各层金属和通孔的位置，并计算出信号线的电容和电阻 值，记录在生成的s p f 文件中。 ( 7 ) 静态时序分析和版图后仿真( s t a & p o s t - s i m u i a t i o n ) 用a s t r o 导出 布线完毕的网表，并将寄生参数提取的s p f 文件传递给p r i m e t i m e 做静态时序分 析。p r i m e t i m e 静态时序分析过后，如果无时序冲突，则再将网表以及生成的s d f 文件送给前端做后仿真，来检查功能是否正确。 ( 8 ) e c 0 ( e n g in e e rin gc h a n g eo r d e r ) 针对静态时序分析( s t a ：s t a t i ct i m i n g a n a l y s i s ) 和后仿真( p o s t 1 a y o u ts i m u l a t i o n ) 中出现的问题，对电路和单元布局 进行小范围的改动，改动生成的网表再交给后端做e c op l a c e m e n t 和r o u t i n g 。 之后再提取寄生参数做s t a 以及后仿真，这样形成一个循环，直到s t a 和后仿 真通过。 ( 9 ) 物理验证( p h y s ic a iv e rjfic a tio n ：d r c & l v s ) 根据f o u n d r y 的设计 规则( d e s i g nr u l e ) 对芯片版图中的各层物理图形进行设计规则检查，包括线宽、 线间距、线面积、金属密度和天线效应等的检查，以确保芯片的正常生产。l v s 主要是将版图和电路的网表进行比较，来保证流片出来的版图电路和实际需要的 电路一致。d r c 和l v s 的检查使用的是m e n t o rg r a p h i c s 公司的c a l i b r e 。 ( 1 0 ) 流片及封装与测试( m a n u f a c t u r ep a c k a g ea n dt e s t ) 将物理设计的版 图交给生产厂家进行样片生产，对流片得到的样片进行测试和封装，测试芯片功 能及主要的电气性能参数，并选择特定的封装类型进行封装。 1 4 课题来源 北京工业大学嵌入式系统重点实验室是集成电路芯片设计人才的培养基地。 自2 0 0 2 年成立以来，在国家和北京市的扶植下，实验室建立并优化了从芯片系 统设计，软硬件联合设计，射频、模拟和数字芯片联合设计，芯片前端设计，到 芯片后端设计的完整的集成电路芯片设计教学平台。 5 北京工业大学工学硕士学位论文 实验室芯片设计平台被公认处于国内外领先地位，并成功设计完成了多个具 有自主知识产权的芯片，如d v b c d v b t d v b s 8 0 2 1 1 g e o c 等。自2 0 0 6 年入学以来本人参与了多颗芯片的后端物理设计工作。本文以s m i c0 1 8 p m 工 艺的b t v 2 0 4 0 s 0 3 等芯片为研究对象，探索后端物理设计中的低功耗设计方法。 1 5 研究内容和设计思想 研究内容基于s m i c0 1 8 p m 工艺，利用s y n o p s y s 公司的a s t r o 等一系列 工具，在实验室现有流程的基础上，以降低功耗为目的进行摸索和尝试。通过分 析c m o s 电路功耗的来源和物理设计各个步骤对功耗的影响，尝试一些降低功 耗的方法，并应用到b t v 2 0 4 0 s 0 3 的低功耗优化设计中： ( 1 ) 低功耗的时钟网络构建。 ( 2 ) 选取合适的t r a n s i t i o nt i m e ，降低短路功耗以降低总功耗。 ( 3 ) 降低修正时序违例增加的功耗。 ( 4 ) 在满足时序的前提下，采用低功耗的标准单元来实现设计。 ( 5 ) 对于功耗关键路径一翻转频率大的信号，优化p l a c e m e n t 和m u t i n g 降 低其负载电容。 6 第2 章c m o s 集成电路功耗的来源和计算方法 第2 章c m o s 集成电路功耗的来源和计算方法 2 1c m o s 集成电路的功耗来源 功耗是半导体工艺进一步发展的主要限制，如何识别功耗来源对于从制造工 艺，电路和结构方面改进降低功耗的技术十分关键。由文献【1 】可知，c m o s 电 路有4 种功耗来源，其总功耗为： 圪耐= 枷硎f c + k + 只幻一一砷硼n + 丑) c ( 2 - - 1 ) 其中，硎缸是节点电压跃迁时对寄生电容充放电所引起的动态开关功耗； k e h 两部分组成：一部分是m o s f e t 开关的非理想断态特性所引起的亚阈值泄 漏功耗，另一部分是载流子隧道效应通过薄氧化层所导致的栅极泄漏功耗； 一一。慨打是c m o s 晶体管栅极的上拉和下拉网络同时打开时输入信号跃迁所产 生的瞬态功耗；是c m o s 电路在低电压摆幅输入信号驱动时所消耗的静态 直流功耗。 2 1 1 动态开关功耗 在0 1 3 p m 及其以上的工艺里，c m o s 电路的主要功耗都是动态开关功耗。 动态功耗是节点电压跃迁时对寄生电容充放电所消耗的功率，它与开关电路的类 型和输入信号的波形( 上升和下降时间) 无关，只取决于电源电压、开关频率、 初始和终止电压以及开关节点的等效电容。如图2 - 1 所示： 当输出节点从低电平跳变到高电平的时候，上拉网络开始工作，同时下拉网 络失效。流过上拉网络晶体管的电源对输出电容充电的电流部分用l o u t ( r ) 表示， 则输出电容所消耗的功率为： 尸( f ) = 牛乙0 ) ( 2 2 ) 啪) = q 掣 ( 2 _ 3 ) 其中，为电源电压，吃，( f ) 为输出电容上的瞬态电压。 7 北京工业大学工学硕士学位论文 图2 1c m o s 门电路驱动输出电容 f i g u r e2 1c m o s c i r c u i t sw i t hac a p a c i t a n c el o a d 对于输出节点，电压从巧到k 变化时引起的能耗为： 一22 毛州2j lp ( t ) d t = j li o u t ( t ) d t = q l 。d 吃r ( f ) = 巴( 圪一k ) 孵= 砭一k 毛呻矿z = q 孵 ( 2 4 ) ( 2 5 ) 其中邑啼矿：是输出电容从初始电压k 充电到终止电压k 所消耗的能量；f 1 和 t 2 分别是输出电压达到k 和坎的时刻。输出节点电压从k 转变为k 期间，在输 出电容里所存储的能量为： 2j ，乞( t ) d t 2 j 1 ( ，) ( f ) 衍 = q2 。( t ) d v o t ( t ) = 耙( 圪2 一k 2 ) ( 2 - - 6 )= q 。= 毛( 圪2 一砰) 其中e f t 是输出电容所存储的瞬态功率。在输出节点电源从形转变为k 期间 上拉网络晶体管的寄生电阻消耗了电源功耗的剩余部分。 当输出节点从高电平跳变到低电平时，上拉网络失效，同时下拉网络开始工 作。输出节点电容通过下拉网络晶体管放电所产生的瞬态电流的大小用l 叫( f ) 表示，放电电流的方向和负载电流的方向是相反的，输出电容放电时，下拉网络 晶体管的寄生阻抗所消耗的功率为： & 叱= 2 ( r ) 衍 = 一f ：2 ( r )= 一c ：c ：1 ( t ) d v o 。，( r ) ( 2 - - 7 ) o u t ( t ) d t ( t ) d v o 。一l ，吃，( r ) = 一：l 吃， ，( r ) 一r 。= 一寺巴( k 2 一v 2 2 ) = 寺q ( k 2 一k 2 ) = ( 2 8 ) 8 第2 章c m o s 集成电路功耗的来源和计算方法 其中，& 叱是输出电容从初始电压k 放电到终止c a 压k 时，下拉网络所消 耗的能量；和t ：分别是输出电压达到k 和k 的时刻。由公式( 2 - - 6 ) 和( 2 8 ) 可知，输出节点电压从k 转变到k 期间，下拉网络晶体管的阻抗消耗了输出电容 在k 转变为巧期间所存储的所有能量。 功率是单位时间所存储或者消耗的能量。假定节点电压周期性的在k 和巧 间跳变，周期为正。那么c m o s 门电路驱动开关节点所消耗的平均动态功率为： f j 1 ，、t ， p = 孚= z q 孵( 2 - - 9 ) j 在c m o s 集成电路里，所有的内部节点不必在每个时钟周期内改变状态。在 现代c m o s 集成电路设计中，可以仿真统计出一个节点在某个任务周期的平均跳 变次数，并将平均活动率a 引入到功率和能量表达式中，则c m o s 电路里节点i 开关所消耗的平均功率为 只= a , f ，q 孵( 2 - - 1 0 ) 其中，只是门电路驱动节点i 所消耗的平均动态开关功耗；a ；是节点i 在一 个时钟周期内发生电压跳变的概率。 则集成电路的总动态开关功耗为： ， = z a 。q 。孵( 2 - - 1 1 ) 其中，n 是c m o s 电路的总节点数；q ，是节点i 的等效寄生电容；蟾是节 点i 的电压摆幅。 在c m o s 电路里，节点电压的变化范围通常在g n d 和d 之间，所以，满摆 幅c m o s 门电路的平均开关功率为： 只= a , l q v o d 2 ( 2 1 2 ) 2 1 2 短路功耗 对于静态c m o s 电路，在输入信号跳变的瞬间，上拉网络和下拉网络的晶体 管同时导通，在电源和地之间形成了一个直流通路，这个由c m o s 电路输入信号 瞬变( 输入信号的上升时间和下降时间非零引起的) 所产生的直流电流称为短路 电流。短路电流( k 一。脚豇) 只发生在输入信号跳变( 圪+ 圪) 的瞬 间。 短路电流与输出负载，输入和输出信号的上升时间和下降时间有关。在c m o s 电路中，如果其输入转化速度高于输出转换速度，则短路功耗通常只占总功耗的 1 0 以下；如果输入信号的上升时间和下降时间相当长，则短路功耗可能会和动 态功耗一样高；如果其输出负载很小，则短路功耗会占据总功耗的大部分。 9 北京工业大学t 学硕士学位论文 随着工艺缩放的发展，阈值电压与电源电压的比率越来越大，短路功耗在总 功耗中所占的比例预计会越来越小。如果电源电压下降到小于p m o s 管和n m o s 管 的阈值电压之和，即 圪+ i 圪l ，短路电流可以被有效消除。没有短路电流的 c m o s 电路工艺为超低电源亚阈值c m o s 电路。亚阈值逻辑电路中的晶体管工作在 弱反型区，而不消耗任何短路功耗。 2 1 3 泄漏功耗 晶体管开关本质上是一个位于电源和地之间的容阻网络。由于晶体管的非理 想断态特性，即使当晶体管工作在截止区时，仍有电流存在。在长沟道器件中， 漏电流受弱反型和反向偏置p n 结二极管的控制。在深亚微米集成电路里，其他 泄漏机制，如漏极感应势垒降低效应和栅氧凿穿效应也十分重要。 已有设计中泄漏功耗的主要来源为亚阈值漏电流。当场效应管( m o s f e t ) 的 栅源电压小于阈值电压时，m o s f e t 工作在弱反型区( 亚阈值区) 。在弱反型模式 下，源极和漏极之间的电流传导( 即亚阈值电流) 主要是由载流子的扩散引起的。 当栅源电压为零时，漏极电流为晶体管的断态电流( 1 0 r f ) 。i o l , t 受阈值电压、沟道 长度、沟道跨度、沟道区域下的耗尽宽度、沟道和表面掺杂轮廓、漏源接面深度、 栅氧厚度、电压和结温度等的影响。 随着沟道长度的缩短，栅极对沟道区域内电荷和电势的控制能力降低， m o s f e t 的阈值电压也随着沟道长度的缩短而减小。沟道长度的按比例缩小，对 m o s f e t 阈值电压和亚阂值漏电流的影响称为短沟道效应。随着栅极长度的按比 例缩小，当栅极失去对沟道区域的部分控制时，漏极对电压电势分布的影响增加。 漏极的偏置条件对m o s f e t 的阈值电压和亚阈值漏电流特性的影响成为漏极感应 势垒降低效应( d i b l ) 。 2 1 4 静态直流功耗 2 0 世纪8 0 年代早期，主流集成电路工艺从n m o s 转变到c m o s ，使静态直流功 率问题有所减小。只要内部节点的信号电压在v d d 和地之间满幅摆动，c m o s 电 路就不会消耗任何静态直流功耗( 泄漏功耗除外) 。 小结：深亚微米级别的集成电路里，动态功耗占据了大部分，动态功耗的降 低是低功耗设计技术的研究重点。当特征尺寸继续变小，达到纳米级别，漏电功 耗变大，如9 0 r i m 、6 5 n m 工艺下，漏电功耗更是占据了总功耗的4 0 以上，这时 的低功耗设计要同时考虑动态功耗和泄漏功耗。 1 0 第2 章c m o s 集成电路功耗的来源和计算方法 2 2p o w e rc o m p i l e r 功率计算方法 北京市嵌入式系统重点实验室的物理设计流程里，利用s y n o p s y s 的p o w e r c o m p i l e r 作为最后评估功耗是否达到要求的工具。 p o w e rc o m p i l e r 的功耗评估算法将功耗分为2 大类：动态功耗( d y n a m i c p o w e r ) 和静态功耗( s t a t i cp o w e r ) 。 2 2 1 静态功耗 静态功耗这里即为泄漏功耗，其计算公式为： p i c a k 。辞t o t a l = 母k ( f ) ( 2 1 3 ) y c e l l s ( i ) 其中屹为电源电压，k ( ，) 为每个标准单元的漏电流，在s m i co 1 8 i | m 的库 文件中，当温度和电压一定时，每个标准门单元的k ( j ) 是固定的，与信号翻转 速度无关。 2 2 2 动态功耗划分 动态功耗定义为输入端信号发生翻转时，标准门单元消耗的功耗，它分为2 种：翻转功耗( s w i t c h i n gp o w e r ) 和内部功耗( i n tp o w e r ) 。 岛一缸= 删+ 巳肭孵( 2 1 4 ) ( 1 ) 翻转功耗( p s 诎蛐。) 定义为标准门单元输出端信号发生翻转时对输出端 负载电容充放电消耗的功耗。 t ， 2 p s 谢蛐= 等( ( f ) 豫( f ) ) ( 2 1 5 ) 其中，是电源电压，( f ) 为标准单元输出端的负载电容，由s t a r r c 这 个工具从物理版图中抽取出来，t r ( i ) 为输出端信号单位时间内翻转次数，由网 表后仿真得到。 ( 2 ) 内部功耗( 气删) 由短路功耗( 一) 和标准单元内部节点充放 电功耗( 矗刖t t c t ) 这2 部分组成。 最删= 棚+ 最翮 ( 2 1 6 ) 短路功耗匕鲥咖玎的定义与2 1 2 中相同，在输入信号跳变的瞬间，上拉网 络和下拉网络的晶体管同时导通，在电源和地之间形成了一个直流通路所消耗的 功耗： 北京工业大学工学硕士学位论文 枷= 冰k 揪 ( 2 1 7 ) 其中屹为电源电压，k 一。胁打为短路电流。 内部功耗删肭是标准门单元内部节点电容充放电消耗的功耗： 1 瓦删。砌= 去屹2 宰c 0 事t r ( 2 - - 1 8 ) 其中g m 为内部节点寄生电容，乃为此节点信号在单位时间内的翻转次数。 图2 2 显示了以上各部分功耗的组成。 图2 - - 2 功耗的构成【3 6 1 f i g u r e2 - 2c o m p o n e n t so fp o w e rd i s s i p a t i o n 而图2 3 以一个简单的反向器为例，显示了信号翻转前后，它的功率的主 要消耗形式： p r e s w i t c h i n gd u r i n gs w i t c h i n gp o s t s w i t c h i n g l e a k a g ec u r r e n to 嘶 s h o r t - c i r c u i ta n d l e a k a g ec u r r e a to r g y s w i t c h i n gc u r r e n t s 图2 - - 3 不同阶段功耗的消耗【3 6 】 f i g u r e2 - 3p o w e rd i s s i p a t i o na td i f f e r e n ts t a t e s 1 2 第2 章c m o s 集成电路功耗的来源和计算方法 2 2 3p o w e rc o m p i l e r 中内部功耗的计算 p o w e rc o m p i l e r 对于内部功耗( i n t e r n a lp o w e r ) ，当作一个整体来处理， 并没有把它分成2 部分计算。p o w e rc o m p i l e r 根据i p 厂商提供的i j b 文件中的 i n t e r n a lp o w e r ( 包括短路功耗和内部翻转功耗) 查找表格，如图2 - 4 所示，计 算标准单元或者m a c r o ( 阳mr o m ) 等的内部功耗。 c e l i ( c l k i n v x l ) c e l i ： ：_ f o o t p r i n t c l k i n v a r e a ：9 9 7 9 2 0 0 ： p i n ( a ) d i r e c t i o n ：i n p u t ； c a p a c i t a n c e ：0 0 0 3 4 3 3 ； ) p i n ( y ) ( d i r e c t i o n ：o u t p u t ； c a p a c i t a n c e ：0 0 ： f u n c t i o n ：”( ! a ) ”： i n t e r n a l p o w e r ( ) r e l a t e dp i n ：”a ： r i s e _ p o w e r ( e n e r g y _ l 【e m p l a t e - 7 x 7 ) ( i n d e x _ l ( 1 1 0 0 3 ，0 1 0 4 ，09 ，1 5 ，2 2 3 ”) ： i n d e x _ 2 ( ”0 0 0 0 3 5 ，0 0 2 1 ，0 0 3 8 5 ，0 0 8 4 ，0 1 4 7 ，0 2 3 1 0 3 11 5 ”) ： v a l u e s ( 、 ”0 0 0 8 9 2 0 0 0 0 8 7 0 1 0 0 0 8 2 2 0 ，0 0 0 6 8 2 2 ，0 0 0 4 8 12 ，0 0 0 2 10 7 ，- 0 0 0 0 4 9 4 ”，、 ”0 们0 2 4 8 0 0 0 8 5 9 5 0 0 0 8 0 7 0 ，0 0 0 6 6 6 9 0 0 0 4 6 7 0 ，0 0 0 19 7 3 - 0 0 0 0 6 2 3 ”，、 ”0 0 1 5 7 5 1 。0 0 1 2 3 0 6 ，0 0 1 0 9 3 0 ，0 0 0 8 7 0 2 ，0 0 0 6 3 1 2 ，0 0 0 3 4 0 3 0 0 0 0 7 0 6 ”，、 ”0 0 2 5 7 4 0 。0 0 1 9 5 2 5 0 0 1 6 6 0 6 ，0 0 1 2 0 8 2 ，0 0 0 8 3 8 0 ，0 0 0 4 6 11 ，0 0 0 1 4 5 0 ”、 ”0 0 3 8 0 2 6 0 0 3 0 3 2 4 0 0 2 6 1 2 2 ，0 0 2 0 11 9 0 0 1 4 8 6 5 ，0 0 0 9 8 5 4 ，0 0 0 5 9 4 4 ”，、 ”0 0 5 2 4 8 4 。0 0 4 3 1 5 2 ，0 0 3 8 5 4 6 ，0 0 2 9 8 4 6 0 0 2 2 8 4 4 ，0 0 1 6 3 0 2 ，0 0 11 4 0 1 “，、 ”0 0 6 9 10 1 0 0 5 8 3 4 4 ，0 0 5 3 0 7 6 ，0 0 4 2 10 4 0 0 3 3 3 12 ，0 0 2 5 0 9 3 ，0 0 19 0 3 4 ”) ： ) 图2 4 反向器的功耗查找表格 f i g u r e2 - 4p o w e rl o o k u pt a b l eo fa ni n v e r t e r 如图2 - 4 所示，内部功耗( i n t e r n a lp o w e r ) 被表示成为以输入信号翻转时 间和输出端寄生电容为变量的二维函数。 气蒯= 厂【，a v g ( t r a n s ) r r ( i ) ( 2 1 9 ) v o u t p u t s ( z ) 其中，彳v g ( m 瑚) 为输入信号的平均上升时间或者下降时间，( ：) 为标准 单元输出端负载电容，r r ( i ) 为输入信号单位时间内的翻转次数。 2 3 本章小结 本章首先介绍了功耗的来源及计算方式。接下来介绍了用于功耗优化和功耗 北京工业大学工学硕士学位论文 曼曼量皇曼量皇曼曼曼皇曼曼曼皇i 曼曼舅舅曼曼曼曼曼曼曼曼曼曼曼! 皇曼曼曼曼罡曼皇曼皇曼曼皇曼曼曼曼曼曼曼曼曼曼皇曼曼曼曼曼曼量曼曼曼皇曼曼曼曼曼量 评估的工具p o w e rc o m p i l e r 的功耗计算方法。了解功耗的来源和计算方法，清 楚后端物理设计各个步骤、芯片不同部分以及各种参数设置对各部分功耗的影 响，是后端低功耗设计的基础。 1 4 第3 章低功耗时钟树综合设计 第3 章低功耗时钟树综合设计 3 1 时钟树综合介绍 高性能的时钟树设计是深亚微米工艺下高性能a s l c 芯片物理设计的重要环 节。在大多数a s i c 设计电路中。数据传输是由时钟信号来进行同步控制的，时 钟频率决定了数据处理和数据传输的速度。随着器件尺寸减小到深亚微米阶段， 时钟偏差( c l o c ks k e w ) 己成为决定电路性能的关键因素，时钟布线设计的主要目 标就是使时钟偏差、相位延迟最小化，并尽可能减小时钟网络的功耗，避免噪声 和减小连线间耦合。 时钟树综合是影响电路性能的关键因素，时钟网络的功耗也是芯片功耗的主 要组成部分( 2 0 - - 4 0 ) 。根据上一章节的功耗来源分析可知，动态功耗的大 小与信号的翻转速度、电源电压和负载电容成正比，而时钟信号正是芯片中翻转 速度最大的信号。前端设计工程师可以通过设置门控时钟，关断某个时钟域的同 步逻辑，降低这部分时钟网络和对应功能模块的动态功耗。如何在单纯的后端物 理设计中降低时钟树网络的功耗，成为本文考虑的首要问题。 基本的时钟树网络构建方式有3 种：用缓冲器( b u f f e r ) 构建；用反向器 ( i n v e r t e r ) 构建；或者缓冲器和反向器联合构建。 实验室目前的基本流程是使用缓冲器来进行时钟树综合，构建时钟树网络。 采用缓冲器的好处是它的逻辑输出y 等同于逻辑输入a ，实现起来易于操作，且 容易进行手动优化，并且经过实验室