（测试计量技术及仪器专业论文）2gsps多功能数字存储示波器硬件系统——数字电路设计.pdf

摘要 摘要 随着电子科学技术的发展，各种科学研究中的涉及到的信号也越来越 多。一个电子系统中，工程技术人员在设计调试阶段往往需要观察很多参数。 而且，随着信号频率和信号数量的增加，工程人员对测试仪器的要求也越来 越高，越来越专业。然而，传统的测量仪器如示波器，万用表，逻辑分析仪 等都只是针对某一些信号或者电参数的测量。因此，研发一台多功能的测试 仪器显得十分必要。 本文在结合2 g s p s 多功能数字存储示波器项目的研发，围绕多功能示波 器的硬件系统设计展开了详细的讨论。文中先介绍了多功能示波器的总体情况， 发展状况和研究意义，随后详细讨论了硬件系统的设计以及设计中要解决的主要 问题，主要内容包括： 1 数字存储示波器硬件系统的设计：详细介绍了系统中主要硬件部分的选型 和配置工作。论述了高速数据采集系统的工作。并简要介绍了触发系统，其中详 细讨论了预触发和延迟触发功能的实现。 2 逻辑分析仪模块的设计：文中介绍了逻辑分析仪功能的实现。说明了逻辑 分析仪模块的数据采集与处理方案。详细讲解了逻辑分析仪触发功能的实现，其 中包括码型触发和持续时间触发两种功能。 3 其他功能模块的设计：详细介绍了全同步数字频率计的设计。简要介绍了 通过测试功能模块，液晶显示器的使能信号产生，数字示波器的长存储功能的实 现。 4 本文结尾还列举了在设计过程中以及调试过程中遇见的一些问题以及他 们的解决方案。 关键字：多功能数字存储示波器、高速数据采集系统、逻辑分析仪、全同步数 字频率计 a b s t r a c t a bs t r a c t w i t ht h ed e v e l o p m e n to fe l e c t r o n i cs c i e n c ea n dt e c h n o l o g y ，t h e r ea r em o r ea n d m o r es i g n a l sr e l a t e dt os c i e n t i f i cr e s e a r c h i na l le l e c t r o n i cs y s t e m ，e n d n e e r so f t e nn e e d t oo b s e r v em a n yp a r a m e t e r si nt h ed e s i g na n dd e b u gp h a s e m o r e o v e r ，w i t ht h es i g n a l f r e q u e n c ya n ds i g n a lq u a n t i t yi n c r e a s e ，e n g i n e e r sh a v em o r er e q u i r e m e n t so nt e s t i n g e q u i p m e n t h o w e v e r , t h et r a d i t i o n a lm e a s u r i n gi n s t r u m e n t ss u c ha l sd s o ，d m m ，l o g i c a n a l y z e rh a v eo n l yf o c u so nac e r t a i nn u m b e ro fs i g n a lo re l e c t r i c a lp a r a m e t e r s t h e r e f o r e ，t h ed e v e l o p m e n to fm u l t i p u r p o s et e s te q u i p m e n ti sn e c e s s a r y i nt h i sp a p e r ，c o m b i n e dw i t h2 g s p sm u l t i f u n c t i o nd i 【g i t a ls t o r a g eo s c i l l o s c o p e r e s e a r c ha n dd e s i g n ，a n dw e l ld i s c u s s e dt h e m u l t i f u n c t i o nd s oh a r d w a r es y s t e m d e s i g n f i r s t ，i ti n t r o d u c e dt h eg e n e r a ls i t u a t i o no fm u l t i p u r p o s ed s o ，t h em e a n i n go f d e v e l o p m e n ta n dr e s e a r c h ，a n dt h e nd i s c u s s e dt h ed e t a i lo fh a r d w a r es y s t e m sd e s i g n ，a s w e l la l st h em a i np r o b l e m st ob es o l v e d t h em a i nc o n t e n t si n c l u d e ： 1 d 诤t a ls t o r a g eo s c i l l o s c o p eh a r d w a r es y s t e md e s i g n ：d e s c r i b e di nd e t a i l t h e s e l e c t i o no fm a i nh a r d w a r ea n dc o n f i g u r a t i o nw o r k , a n dt h e nd i s c u s s e dt h eh i g h s p e e d d a t aa c q u i s i t i o ns y s t e m ，g a v eab r i e fi n t r o d u c eo nt h et r i g g e rs y s t e m ，w h i c hm a i n l y d i s c u s s e dt h er e a l i z a t i o no f p r e - t r i g g e ra n dp o s t r i g g e rf u n c t i o n 2 l o g i ca n a l y z e rm o d u l ed e s i g n ：t h i sp a p e ri n t r o d u c e dt h er e a l i z a t i o no fl o g i c a n a l y z e rf u n c t i o n ，d e s c r i b e dt h ed a t aa c q u i s i t i o na n dp r o c e s s i n gm e t h o do fl o g i c a n a l y z e rm o d u l a r e s p e c i a l l y , i td e s c r i b e dt h et r i g g e rf u n c t i o nr e a l i z a t i o no fl o g i c a n a l y z e r ，w h i c hi n c l u d e dc o d e - t y p et r i g g e ra n dd u r a t i o nt r i g g e r 3 t h ed e s i g no fo t h e rf u n c t i o n a lm o d u l e s ：d e s c r i b e di nd e t a i lt h ed e s i g no f c o m p l e t es y n c h r o n i z a t i o nd i g i t a lf r e q u e n c ym e t e r b r i e fi n t r o d u c e dt h ep a s s f a i l f u n c t i o nm o d u l e s ，t h eg e n e r a t i o no fl c dd i s p l a y se n a b l es i g n a l ，r e a l i z a t i o no fd s o l o n gs t o r a g ef u n c t i o n 4 d e s c r i b e ds o m ep r o b l e m sa n d 戗1 e i rs o l u t i o n sa tt h ed e s i g na n dd e b u g g i n gp h r a s e a tt h ee n do ft h i sp a p e r k e y w o r d s ：m u l t i f u n c t i o nd i g i t a ls t o r a g eo s c i l l o s c o p e ，h i g hs p e e dd a t aa c q u i s i t i o n ， l o g i ca n a l y z e r ，c o m p l e t es y n c h r o n i z a t i o nd i g i t a lf r e q u e n c ym e t e r n 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均己在论文中作了明 确的说明并表示谢意。 签名：霆啦 日期如。7 年厂斜日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名：垒啦导师签名：掣 日期：2 0 。7 年罗月二f 日 第一章引言 第一章引言弟一早 i 甬 1 1 多功能数字存储示波器概述 示波器作为一个基本的测试工具，在电子测量中是最常用的仪器之一。它能 够方便的观察到被测信号的许多信息。随着大规模集成电路技术、信号分析处理 技术的发展，特别是在微型机算计引入到示波器后，示波器无论在设计、性能、 功能、使用、操作还是在故障诊断上都取得了巨大的进步。目前，数字示波器已 经逐渐取代模拟示波器成为市场上主流的示波器产品。 数字存储示波器( d s o ) 就是采用高速a ，d ( 模拟一数字) 转换技术，将被 测模拟信号以一定采样率转换成用逻辑电平表示的数字信号，然后经过数字处理 系统作相应的处理后，再将被测信号显示在显示屏上。它的工作原理是取样定理， 利用a d 转换技术和数字存储技术，迅速捕捉瞬变信号并长期保存。它由以下几 部分组成：垂直模拟通道和触发通道、a d c ( a n a l o gd i g i t a lc o n v e r t e r ) 、时基电 路( 采样时钟发生器) 、d s p ( d i g i t a ls i g n a lp r o c e s s i n g ) 、存储器和显示器。具体 的工作过程是首先对模拟信号进行高速采样获得相应的数据并存储，存储器中贮 存的采样数据送入数字信号处理器( d s p ) 进行相关的处理与运算，从而获得所需 的各种信号参数。最后，它根据所得到的信号参数在液晶上重建信号波形，并可 对被测信号进行实时的、瞬态的分析，以便用户了解信号质量，快速准确地进行 故障的诊断。 基于数字存储示波器的组成以及工作原理，它具有许多模拟示波器不具有的 优点，主要有： 由于数字存储示波器采用实时采样，所以它可以观测周期性重复信号，也可 以观测随机信号和非周期的单次信号。 在数字存储示波器的组成当中有一个以d s p 为核心的数字信号处理系统，所 以它能够在所获得的波形上完成幅度，时间以及波形的运算等功能，甚至完成更 复杂的数学运算，如积分、倒数、指数、对数、平均、数字滤波、极值、f f t 等。 数字存储示波器拥有存储器，它们能够容易地长时间存储测量的数据，也能 够与许多绘图仪和打印机相连来进行高质量的硬拷贝。 数字存储示波器也能够提供许多模拟示波器所没有的能力。例如：当故障发 电子科技大学硕士学位论文 生时，它能够触发并且能够观察引起故障触发前的过程，即预触发功能。 数字存储示波器强大的数据处理能力以及丰富的数据存储，能够实现自动测 试功能，这简化了使用者的操作，使仪器具有智能化。 特别是a d 转换芯片，数字信号处理器，存储器行业的发展，数字示波器的 在近几年也得到了迅速的发展。比如，观察低频信号时具有存储记忆功能，从而 实现超低频扫描；利用数字滤波技术进行波形处理，准确观测原始信号波形；利 用c p u 或d s p 的强大的数据处理能力，进行参数分析，提高测试速度和精度；远 距离传输测量的数据，共享数据，从而实现自动测试系统。 1 2 多功能数字存储示波器发展状况 二十世纪四十年代是电子示波器兴起的时代，雷达和电视的开发需要性能良 好的波形观察工具，美国泰克公司成功开发出带宽1 0 m h z 的同步示波器，这是近 代示波器的基础。五十年代半导体和电子计算机的问世，促进电子示波器的带宽 达到1 0 0 m h z 。六十年代美国、日本、英国、法国在电子示波器开发方面各有不同 的贡献，出现带宽6 g h z 的取样示波器、带宽4 g h z 的行波示波管、1 g h z 的存储 示波管；便携式、插件式示波器成为系列产品。七十年代模拟式电子示波器达到 高峰，行谱系列非常完整，带宽1 g h z 的多功能插件式示波器标志着当时科学技术 的高水平，为测试数字电路又增添逻辑示波器和数字波形记录器。模拟示波器从 此没有更大的进展，开始让位于数字示波器，英国和法国甚至退出示波器市场， 技术以美国领先，中低档产品由日本生产。八十年代的数字示波器处在转型阶段， 还有不少地方要改进，美国的t e k 公司和h p 公司都对数字示波器的发展作出贡 献。它们后来停产模拟示波器，并且只生产性能好的数字示波器。进入九十年代， 数字示波器除了提高带宽到1 g h z 以上，更重要的是它的全面性能超越模拟示波 器。出现所谓数字示波器模拟化的现象，换句话说，尽量吸收模拟示波器的优点， 使数字示波器更好用。数字荧光示波器( d p o ) 为示波器系列增加了一种新的类 型，能实时显示、存贮和分析复杂信号的三维信号信息：幅度、时间和整个时间 的幅度分布【l j 。 有关专家指出，在今后几年中，高速数据系统的设计和开发还将面临着一个 非常重要的发展趋势，这就是不论是开发未来的手机、计算机系统还是高速通信 系统，用户会越来越倾向于同时使用一台示波器和一台频谱分析仪，来同时从不 同的角度全方位地捕获和分析系统中的信号，从而解决来源于不同角度的问题。 2 第一章引言 今后市场的发展让示波器需要面对更多的应用，因此示波器的多功能集成对于测 试供应商来说更为重要。 目前国内示波器的技术现状显然不能适应现代信息技术及产业的测试需求， 与国外发达国家的差距较大。数字存储示波器方面更是与国际水平有很大差距， 在触发模式上也不全面，不完善。而且产品功能往往很单一，不能适应当前电子 设计中，用一台示波器采用专门的方式对相关参数进行测量的需求。虽然各科研 院所，高等院校以及一部分示波器厂家对数字存储示波器进行了积极的研究与开 发，但是产品还有很大的进步空间。 1 3 多功能数字存储示波器研究意义 伴随着电子行业的整体发展，电信号越来越多，也越来越复杂。数字电路的 广泛运用，使得电子工程师在日常工作中面对的电参量越来越多，例如从常见的 电阻值，电压值测量，到复杂的模拟电信号的测量，甚至数字电路中数量众多的 地址信号，数据信号的测量。这样的情况也对电子测量仪器提出了更多的要求。 电子工程师往往希望用一台示波器就能满足在整个设计调试过程中的测量。因此， 多功能数字存储示波器具有很强的应用价值和市场价值。 嵌入式系统的广泛应用和快速发展，使得在嵌入式系统的开发设计中，需要 有更加合适的测量仪器支撑。嵌入式系统中，信号多样性，并且数量众多，即具 有混合信号的特点。传统上，需要一台示波器和一台逻辑分析仪来满足需要。多 功能示波器就成了嵌入式工程师的首选。它提供了示波器的所有功能及基本的逻 辑分析仪功能。并且，通过把基本逻辑分析仪功能，数字万用表功能以及全功能 示波器结合在一起，多功能示波器在工作台上仅仅是一台仪器。这也可以大大的 节省工作空间，提高效率。同时，由于一台仪器就能够满足要求，也节约了在测 量仪器上的成本投入。 电子测量仪器是多核心技术产业，对国家的科技发展具有基础性的重要意义。 示波器是电子测量仪器中的典型代表之一。在这方面我国与国际水平存在巨大的 差距。我国快速发展电子行业对多功能数字存储示波器有着巨大的需求量，特别 是高速高带宽的多功能数字存储示波器。然而市场上国内自行研发的多功能数字 存储示波器却不多见。本课题的产品能够在一定程度上对国产多功能示波器产品 进行有力的补充。 电子科技大学硕士学位论文 1 4 课题目标及本论文主要任务 本课题的目标是研发一款具有较大市场价值的多功能数字存储示波器。其中 数字存储示波器的主要性能指标如下： 采样率：单通道实时采样率1 g s p s ，拼合情况下达到2 g s p s ； 输入耦合方式：直流，交流或接地： 存储深度：最高采样率下不小于6 k 采样点每通道； 时基范围：2 n s d i v 5 0 s d i v , 1 - 2 5 进制； 垂直分辨率：8 比特分辨率； 垂直偏转系数：2m v d i v 5 v d i v ： 模拟通道带宽：2 0 0 m h z ； 触发模式：边沿触发，视频触发，脉宽触发，斜率触发，交替触发； 上升下降时间：1 7 n s 。 此外，本款示波器还具有数字万用表，逻辑分析仪，硬件频率计以及通过失 败测试功能多种测试方式。数字万用表能够测量电压值，电阻值，电流值，二极 管以及通断检测等功能，并显示在液晶显示屏上。逻辑分析仪具有1 6 个数字信号 输入通道，可以同时独立的测量1 6 路频率最高2 0 0 m h z 的数字信号，存储深度达 到5 1 2 k ，并且具有码型触发，持续时间触发等逻辑分析仪触发功能。硬件频率计 能够通过硬件直接测量信号的频率，周期。p a s s f a i l 测试通过功能能够通过设定一 定的信号通过模板，测试被测信号是否符合用户的要求，并通过液晶显示器，蜂 鸣器等输出设备显示结果。本款多功能数字存储示波器综合了大部分电子测试工 具的功能，对相应的电信号作有针对性的测试，一台示波器就能够胜任电子工程 中几乎所有的应用场合。 本论文的主要任务是多功能数字存储示波器的硬件系统设计，特别关注的是 以f p g a 为主的数字电路设计，及其调试验证。具体内容包括数字存储示波器的 高速数据采集系统，触发系统，数字万用表，逻辑分析仪，硬件频率计的设计以 及高速p c b 的设计相关问题。 4 第二章数字存储示波器硬件系统设计 第二章数字存储示波器硬件系统设计 数字存储示波器是多功能示波器中最主要的部分，它能够实现专用数字存储 示波器的所有功能。本系统硬件电路的数字部分总体框图如图2 1 所示。 图2 - 1 硬件系统数字部分总体框图 由图可知，数字存储示波器具有两个独立的信号调理通道，可供两个信号同 时输入。信号经过模拟通道后( 模拟通道的带宽2 0 0 m h z ) ，一方面由高速a d 进 行采样处理，将模拟被测信号转换为数字信号。在这个过程中，采样时钟电路必 须保证产生稳定的高质量时钟，以保证数据采集的准确性，稳定性与可靠性。另 一方面经过触发电路的调理，配合高速比较器产生数字化的触发信号。以上的数 字信号进入f p g a 以后，就由f p g a 进行数据的初步处理，比如降速，根据时基 进行的硬件抽点，数据的同步，峰值检测的数据采集等。经过一系列处理过后， 数据缓存入f p g a 内部的f i f o ，或者外部的存储器内，比如s r a m ( 在长存储或 l a 工作时启用) 。然后，数据已经可由后端的数字信号处理器进行处理。在后端 是一个以d s p 芯片为核心的数字信号处理系统，除了d s p 芯片以外，还包括数据 和指令缓存的s d r a m ，存储掉电后需要存储的数据的f l a s h t 。 在现代的数字存储示波器中，示波器往往不只是具有单一的示波器功能，它 经常还兼有一些其它的辅助功能，比如与外部其它设备的接口，更多更丰富的测 电子科技大学硕士学位论文 试功能。所以厂家经常在一个基础上，开发一个系列的示波器。系列中各个具体 型号有不同的附加功能。比如逻辑分析仪，数字万用表d m m 等。以及其他的一 些必要的辅助功能，比如u s b 接口等功能。所以在硬件系统中也需对这些功能形 成硬件支持。 产品预算成本的限制，外观模具对p c b 版的约束都会影响到器件的选型，其 中需考虑的方面有器件的功用，性能，封装，以及在p c b 中摆放的位置。而这些 因素也对整个设计方案有一定的影响。最终，结合所有的因素考虑，我们确定了 以上的整体方案以及各个细节问题。 2 1 主要器件及其工作电路 在数字电路中，芯片本身的性能，接口能力，封装特性等直接影响到了设计 的可行性，准确性和稳定性。由图2 1 可知，本系统中最重要的几个芯片为：高采 样率达到2 g s p s 的a d 转换器，产生采样时钟的锁相环芯片，处理采集数据的可 编程f p g a 芯片，产生触发信号的高速比较器以及运算并输出显示数据的d s p 芯 片。以下将简要介绍这些芯片，并叙述它们相关工作。 2 1 12 g s p s 采样率d 的选型与控制 在采集系统中，高速a d 芯片直接关系到整个设计的成功与否。所以，a d 芯片的选择对方案的设计和系统的调试都有着至关重要的作用。在我们的成本预 算范围内，目前市面上采样率达1 g s p s 以上的高速a d c 主要有： a n s 公司的a d c 0 8 d 5 0 0 1 0 0 0 1 5 0 0 ，最高取样率1 5 g s s ，分辨率8 位， 双路模拟输入带宽1 7 g h z ，1 ：2 的多路分离器( d m u x ) 输出模式，输出电路采 用l v d s 接口输出；最大输入电压：4 0 0 v ( d c + a c 峰值、1 m f 输入阻抗) ； b m a x i m 公司的m a x l 0 4 1 0 6 1 0 8 ，最高取样率1 5 g s s ，分辨率8 位，一 路模拟输入带宽2 0 g h z ，1 ：2 的多路分离器( d m x ) 输出模式，输出电路采用 发射极耦合逻辑( p e c l ) ： c a t m e l 公司的a t 8 4 a s 0 0 3 0 0 4 ，最高取样率2 g s s ，分辨率l o 位，一路模 拟输入带宽3 0 g h z ，提供可选择的1 ：2 或1 ：4 多路分离器输出，接口电平与l v d s 电平兼容； d a t m e l 公司的a t 8 4 a d 0 0 1 0 0 4 ，最高取样率i g s s ，分辨率8 位，双路模 拟输入带宽1 5 g h z ，提供可选择的1 ：2 或l ：4 多路分离器输出，接口电平与l v d s 6 第二章数字存储示波器硬件系统设计 电平兼容。 结合设计的性能指标，产品成本，主板p c b 的空间以及总体设计方案，我们 最后选择了a t m e l 公司的a t 8 4 a d 0 0 1 这款a d 转换芯片。a t 8 4 a d 0 0 1 集成了2 个8 位的a d c 在同一块芯片上，提供低至1 4 w 的功耗以及十分准确的数字化。 芯片内部集成了2 个跟踪保持电路，单通道采样率高达1 g s p s ，并且输入信号频率 带宽高至1 5 g h z 的时候仍有极高的动态性能。它同时拥有两个a d 的特性，集成 的多路选择器以及方便的拼合模式使得器件对于所有的双通道模数转换应用都十 分方便。巧妙的3 位串行总线控制功能使得对芯片的控制直接且方便，减少了设 计更多的外部控制电路的需要，比如增益与偏移校正，设置参数，减少功耗模式。 这也增加了整个采集系统的灵活性。a t 8 4 a d 0 0 1 主要性能指标及特性如下【2 】： 双通道a d c ，单通道采样率1 g s p s ，拼合模式下达到2 g s p s ，分辨率8 位； 可选择1 ：1 或1 ：2 多路分离器输出； 全功率输入带宽( - - 3 d b ) ：1 5 g h z ； 差分输入电压范围：5 0 0 m v p p ； 数据输出采用n d s 电平( 1 0 0 f 2 电阻匹配) ； 每通道功耗低至0 7 w ； 差分或单端p e c l l v d s 时钟输入( 5 0 q 电阻匹配) ； 3 3 v 模拟与数字电源，2 2 5 v 输出电源电压； 3 位串行总线接口控制a d c 工作模式。 在具体实现中，a t 8 4 a d 0 0 1 的电源供应共有三路，分别是模拟3 3 v ，数字 3 3 v ，输出电源电压2 2 5 v 。通道信号的输入采用差分信号的方式，以减少信号长 距离传输产生的信号串扰【3 】。a d 的控制采用3 位串行总线接1 2 1 控制方式，由后端 的f p g a 与d s p 进行控制。信号的输出采用l v d s 差分输出方式，保证了高速数 据的信号质量。 a d 的数据采集是一个相对自动的过程，但是要保证芯片的正常稳定工作和 采样数据的质量，需要注意的问题和解决方法有以下几点： a 前端模拟信号的输入必须是差分信号，峰峰值在5 0 0 m v p p 内，这首先需 要信号调理通道对信号进行正确的放大缩小，信号偏移量的正确的调控。在模拟 通道的最后级，我们用a d 8 1 3 8 将单端信号转换位差分信号，在信号输出端， 用一个二极管双向限幅电路将信号的输入控制在5 0 0 m v p p 内； b a d 工作环境必须稳定，特别是工作温度的稳定。由于a d 工作会产生大 量的热，导致芯片，甚至芯片周围的主板发热，这不仅会影响a d 的正常工作， 电子科技大学硕士学位论文 情况恶劣的时候还会使周围的芯片受到影响，而出现芯片工作不正常，数据失配 等问题。所以我们一方面加上了散热片与硅胶，另一方面在机箱内加上了风扇， 并做好散热口，使热量及时的释放出去。并且在p c b 的绘制过程中，对芯片周围 的空间敷上一定的铜，打上一定量的孔，使热量能够从主板的“地”网络上散发出去， 芯片的“地”网络与主板的“地”网络充分接触，使热量能均匀的散发出去。 c a d 输出数字信号数据流速度高达2 5 0 m h z ，在板级传输的情况下，信号 完整性的问题显得极为重要。对此，信号的输出我们采用l v d s 的方式，输出电 平为2 2 5 v ，数据线以及数据时钟线采用蛇形走线，每对差分信号线的长度尽量控 制在1 9 0 0 t h 内，一方面保证各个数据到后端f p g a 的延迟几乎相等，另一方面减 少高速数据信号线之间的串扰等问题，以保证数据的准确性与可靠性。数据输出 编码采用格雷码，而不是普通的二进制。 d 3 位串行总线接口控制须可靠，稳定和方便。对此，我们在f p g a 内作了 一个这个接口的处理模块，配合d s p ，保证了根据用户的设置而对a d 进行相应 的控制。 a t 8 4 a d 0 0 1 有多个工作模式，在系统运行过程中，我们需要能够随时对其工 作模式进行改变。比如控制它工作于拼合采样模式，或者对a d c 输出数据与输出 数据同步时钟之间实现同步的操作，我们都需要做相应的控制。这就要求系统能 够方便的对芯片进行控制。 a t 8 4 a d 0 0 1 提供了专门的3 位串行总线接口控制方式来对芯片的工作状态进 行控制。相关的引脚包括m o d e ：一位信号，设置芯片工作在3 位串行总线接口或 一般的控制方式；c l k ：3 位串行总线接口的时钟输入口；d a t a ：数据输入口；l d n ： 3 位串行总线接口的数据输入使能信号接口。 3 位串行总线接口的具体工作过程是：当m o d e 控制位被设定为逻辑高1 时， 3 位串行总线接口处于激活状态。这是一个同步只写串行接口，它能够对 a t 8 4 a d 0 0 1 内部8 个不同的1 6 位控制字寄存器进行写操作。输入数据的长度为 1 9 位二进制数，其中包括1 6 位数据信号，3 位地址信号。输入的数据格式固定为 先传送地址位，再传送数据位，且均从高位开始传送。数据时钟的最大频率为 5 0 m h z 。具体的读写时序图如图2 2 所示。使能信号和数据信号都在时钟的上升沿 采样。在未操作时l d n 必须为高电平，而在工作时则必须为低电平。在工作过程 中，可以随时利用m o d e 信号来对寄存器进行复位操作。 第二章数字存储示波器硬件系统设计 黼 5 呶 铀蚋 娥谊 l t l n m lr e g i s 龠 垤l u e 一 123451 31 41 51 61 7伯1 92 0 嬲一。，潮i，鹰 瑷蒸魏荔攀。缀臻燃溺豺砸n c 可 丁霹d 回嘞r 卜妇| 奢嗣y a f g 舔n f 撩h 即f n ( 邵取郁t 怕两搿蝴馕努渤 ： 一 鳓e s e ts e n 忤硷 ?xn e 辅d r e s e l w r p r o c e d u r e 图2 23 串行总线接口读写时序图 d 的串行控制模块是在f p g a 内部集成的。模块的输入信号有参考时钟 1 m h z ，工作时钟1 3 3 m h z 的系统时钟，d s p 发出的控制命令，d s p 发出的模块复 位信号。输出信号有3 串行总线接口1 m h z 的数据时钟信号，1 9 位地址与数据信 号，以及使能信号。模块的主要功能就是将包括地址位，数据位一共1 9 位的并行 数据按先地址，再数据，先高位，再低位的顺序转换位串行数据输出，并且每个 数据与时钟的上升沿同步。 模块的仿真结果如图2 3 所示。发出的并行控制字是1 9 h 2 5 5 5 5 ，即为1 9 位二 进制的0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 。输出数据在输出的下降沿变化，这使得在时钟的上 升沿的时候，数据已经是稳定状态，更好的保证了数据的建立保持时间。通过仿 真图可知模块能够很好的实现预定的功能，将d s p 和a d 的3 串行总线控制接口 相连接。 麟 c u r r e n ts i n u d a t i o n t k n e ：1 0 1i l s du s1 u s2 0u s3 0u s0u s5 0u s6 0u s7 0u sb ou s9 0u s id s p c l k 0 心燃心心心心心心心心心心心心沁& & & & 义心心心心心过飞沁沁& 沁瀚 nc i k - r e t 0 删nnn | 1n 几几nn n 门n lnnnnnnf 1n 1 nnnf 1nf 1nnnn 几几门几 l i 刚a d c d a t a s e n d 18 ：0 】 1 ： 9 h 0 19 h 2 5 5 5 5 曩a d c s e n d e n 0 os c l k 0 几几n 几n n n n 几几n 几n 丌日丌n 几几nn 门丌 m s l d n1 i 曩s d a t a z z lnr r u nn 门r r z 图2 - 33 串行总线控制接口模块功能仿真图 此外，由于a ，d 三线串行接口的使能端口m o d e 和s l d n ，s c l k ，s d a t a 等端口的接口电平标准均为2 5 v 的t t l 电平，与f p g a 的3 3 v 信号的i o 口不 兼容。因此在设计中我们通过一个7 4 l c 2 4 4 对f p g a 送出的信号进行电平的转换， 然后才与a d 中相应的控制口相连。 由于a d 内部有大量的电路，所以在数据输出时不可避免的会产生或多或少 的延迟。这将影响我们在后端采集或处理的数据的稳定性和准确性。如果我们能 9 电子科技大学硕士学位论文 使a d 输出的数据和它的数据同步时钟严格同步，这将很好的解决这个问题。 a t 8 4 a d 0 0 1 提供了数据准备就绪复位信号( d d r b ) ，通过它就能够实现数据与数 据同步时钟的严格同步。它的具体操作方法是使d d r b 持续一个至少l n s 的高电 平。这样a d 在内部就会使时钟和数据进行同步。 图2 _ 4 使用d d r b 信号进行输出数据和数据同步时钟严格同步 图2 4 给出了在1 ：2 输出模式下，输出数据同步时钟采用1 2 f s 模式( f s 为 a d 采样时钟) 时，通过d d r b 实现控制数据和时钟同步的时序图。如图所示， 在d d r b 作用之前，a d 输出数据和数据同步时钟并不是严格同步的。而在d d r b 有一个高电平后，输出时钟将先完成这一周期( 1 2 f s 模式时，如果复位的时候输 出数据同步时钟为高，那么它持续半个时钟周期后将变为低；如果复位的时候输 出时钟为低，那么它将继续保持为低) ，随后经过一段t d r 调整时间后，输出数 据和数据输出同步时钟就严格的同步了。在具体的实现中，d d r b 信号是由d s p 处理器发出，并在f p g a 内部将信号转换为l v d s 的电平标准，以和a d 的接口 匹配，然后再送往a d c 进行控制。 2 1 2 高速采样时钟产生电路 香农( s h a n n o n ) 采样定理指出：为了不失真地恢复模拟信号，采样频率应该 不小于模拟信号频谱中最高频率的2 倍【4 j 。这相当于在信号最高频率时，每一周期 至少提取两个采样值。工程上常以3 分贝截至频率为信号带宽，对此采样频率一 般要求达到3 分贝截至频率的3 5 倍。通常我们将采样定理所要求的最大采样间隔 称为n y q u i s t 间隔，把最小采样频率的一半称为n y q u i s t 频率，由n y q u i s t 频率决 定的带宽称为n y q u i s t 带宽。如果采样样频率过低会产生频谱重叠效应，造成波形 失真，采样序列不能真实的反映原始信号。按照奈奎斯特采样定理，任意一个最 1 0 一 一 一一 一 a 黜 曙 第二章数字存储示波器硬件系统设计 ，m ， ， 高频率为，m 的模拟信号，只有满足条件采样周期1 l z 厶，才能够用间隔时间为 r 的一系列离散取样值来代替它，而不会丢失该信号的任何信息，理论上可以精确 地重建原信号。需要指出的是，如果用2 倍n y q u i s t 频率采样( 二j r a ) ，则必须使 用截至频率为，m 的理想低通滤波器才能恢复原来的模拟信号，如果采样频率大于 2 倍n y q u i s t 频率，那么就可以放宽对低通滤波器截至频率的要求【5 。 根据以上理论以及设计指标要求，我们的系统中设计的采样时钟设计为 1 g h z ，并且时钟必须稳定可靠。由于采样时钟的质量直接关系到a d 芯片采样结 果的正确与否，所以我们选用了专门的锁相环芯片s y 8 9 4 2 1 v 来产生这样一个稳 定的时钟。 s y 8 9 4 2 1 v 是一个基于差分p l l 技术的数字锁相环芯片。他能够工作在参考 输入时钟频率从3 0 m h z 到5 6 0m h z 的范围内，以及高频输入接口接入高达 2 0 0 0 m h z 的信号时。相位频率探测器的使用让器件有了出色的锁相环锁定与跟踪 特性，当相位或者频率出现错误时，探测器将产生一个错误校正电压。 在s y 8 9 4 2 1 v 的引脚当中，r i n 和r i n 是参考时钟输入接口，它将接上一个 外部的晶振，作为产生时钟的基准。f 1 和f 2 接环路滤波器，h f o u t 和h f o u t 为高频时钟输出接口，f o u t 和f o u t 为低频的时钟输出接口。输入的参考时钟 通过r i n 输入到相位频率探测器，输出的时钟经过分频器，再经过f o u t 口，通 过f i n 反馈到相位检测器，同时再通过s 5 来选择一次的分频数。然后经过锁相环 锁定后，鉴相器两个输入端的频率最终达到了一致。因此最终通过h f o u t 输出的 频率为输入的晶振频率乘上分频数。 根据上述s y 8 9 4 2 1 v 的功能，为了得到1 g h z 的采样时钟，我们必须采用 s y 8 9 4 2 1 v 的h f o u t 端口，通过设定n 值来实现输入时钟的倍频。n 值的设定可 以通过设置引脚s 1 ，s 2 ，s 3 来实现，s 1 、s 2 和s 3 的逻辑电平值和n 值的关系如 表2 1 所示。 表2 - 1s 1 、s 2 、s 3 与n 值关系表 s 3s 2s 1n l001 o0o2 00 1 4 01o 8 1o11 0 电子科技大学硕士学位论文 l l o1 2 01l1 6 1l 12 0 最后系统的实现方案为，采用5 0 m h z 晶振作为锁相环的输入，将其进行2 0 倍频，实现1 g h z 的采样时钟。根据芯片资料提供的信息，具体的硬件电路连接原 理图如图2 5 所示： 图2 5s y 8 9 4 2 1 v 硬件连接原理图 2 1 3f p g a 介绍及选型 f p g a ( 现场可编程门阵列) 芯片是一种特殊的a s i c 芯片，属于可编程逻辑 器件，它是在p a l 、g a l 等逻辑器件的基础上发展起来的。同以往的p a l 、g a l 等相比较，f p g a 规模比较大，适合于时序、组合等逻辑电路应用场合，它可以替 代几十甚至上百块通用i c 芯片。这样的f p g a 芯片实际上就是一个子系统部件。 这种芯片具有可编程性和实现方案容易改动的特点。由于芯片内部硬件连接关系 的描述可以存放在磁盘、r o m 、p r o m 或e p r o m 中，因此在可编程门阵列芯片 及外围电路保持不动的情况下，换一片存储器芯片，就能实现一种新功能。可编 程逻辑器件是一种用户根据需要而自行构造逻辑功能的数字集成电路。它的基本 设计方法是借助于e d a 软件，用原理图、状态机、布尔表达式、硬件描述语言等 方法，生成相应的目标文件，最后再由编程器和下载电缆，用目标器件来实现。 这种利用器件逻辑结构、由用户配置来实现任何组合逻辑和时序逻辑功能的器件， 最初被视为分立逻辑电路中和小规模集成电路的替代物，随着设计技术和制造工 艺的完善，器件性能、集成度、工作频率等指标不断提高，f p g a 的应用范围越来 1 2 第二章数字存储示波器硬件系统设计 越广，目前它已成为数字a s i c 设计的主流。 在本系统中f p g a 器件对后端数据缓存与处理以及示波器采集控制的设计有 着重要影响。它将用来实现高速数据的接收、缓存和处理，以及示波器采集控制 模块。因此，在进行器件选择时需要考虑f p g a 内部资源、性能( 速率等) 、i o 口数量以及价格等因数。综合考虑后我们采用的是x i l i n x 公司的s p a r t a n 3 a 系列。 s p a r t a n 3 a 系列f p g a 性能上和a l t e r a 公司c y c l o n e i i 系列相当，也属于低成本的 f p g a 产品。它适用于大容量，低成本，多i o 的各种设计当中。他在s p a r t a n 3 e 系列与s p a r t a n 一3 系列的成功基础上发展而来，增加了i o 口的数量，减少了功耗。 新的设计特点提高了系统的性能，减少了配置需要的消耗。再加上融合了9 0 n m 的 处理技术，使得同样的成本下比以前获得更多的功能和带宽性能。这也在可编程 逻辑器件工业建立了新的标准。s p a r t a n 一3 a 系列的x c 3 s 4 0 0 a 芯片中有8 0 6 4 个逻 辑单元，提供最多3 1 1 个i o 口，其中包括最多1 4 2 个差分信号接口对，包含5 6 k 的分布式r a m ，总共3 6 0 k 的r a m 块，最高速度达到3 2 0 m h z ，相对系统的设计 指标要求有一定的裕量，4 个d c m 。 具体到我们的实际设计当中，x c 3 s 4 0 0 a 给设计提供了以下便利：第一，对 于a d 输出的l v d s 差分信号线，需要在接收端匹配1 0 0 欧的端接电阻。而 s p a r t a n 3 a 器件内部具有端接电阻，这消除了在p c b 中加入端接电阻来匹配的工 作，节约了成本，减少了p c b 的复杂性；第二，p c b 设计时，差分信号线正负两 端经常会遇到有交叉的情况，这时通常要使用过孔，将信号线布置在另一层中才 能将信号接到对应的目标接口。而s p a r t a n 3 a 器件中的差分对引脚在内部设计时， 可以通过编程等设计使正负端随意对调。所以在p c b 设计阶段，我们可以不考虑 差分信号的正负问题，只需在f p g a 内部设计阶段，在相反的端口添加一个反相 器就可以了。这给p c b 设计带来许多方便，比如减少了冗余的过孔，曲折的走线 等，使得高速数据信号线能在干扰最小的情况下到达f p g a ；第三，s p a r t a n 一3 a 器 件的i o 引脚可以进行时延设置，这样可以方便的对高速数据线进行延时设置，从 而可以对所有数据线的延时作一个统一，使得接受的信号都在同一个时间点上， 保证了采集数据的同步性和准确性。 最后我们的设计使用的资源大约为2