（微电子学与固体电子学专业论文）实时时钟rtc的ip研究.pdf

摘要 摘要 随着集成电路向着深亚微米的制造、设计技术的发展，集成电路已经步入高 速发展的s o c 时代。顺应信息产业的发展和市场需求，人们对芯片系统的性能提 出了更高的要求，片上系统的规模越来越大。此时的设计问题已不再是单个芯片 是否有能力容纳系统设计，而是设计如何跟上芯片设计复杂性的增长步伐，以及 如何满足激烈的市场竞争对产品上市时间越来越苛刻的要求。在片上系统设计变 得异常复杂的今天，基于芯核的设计已经成为e d a 发展的必然趋势。开发具有自 主知识产权的i p 核则更具有广泛的应用前景。 本文在智能监控s o c 系统芯片平台下，对该s o c 中的一个子i p 模块实时时 钟的i p 核设计进行了深入研究。在介绍i p 核的特点及可复用型m 核的设计方法 及设计中的关键技术的基础上，对r t c 模块进行了可复用i p 软核的设计。将整个 实时时钟系统划分为多个功能模块，介绍了各个子模块各自要实现的功能和部分 模块的算法。通过对s o c 设计中低功耗设计方法和可综合代码编写规则的研究， 采用i p 核重用技术和当前流行的v e r i l o g h d l 硬件描述语言设计，使用高层综合的 方法对各个模块进行设计描述，利用e d a 工具对系统进行了仿真综合，完成了r t c 模块的软i p 核的设计。 本文研究的重点是基于该r t ci p 软核设计的基础，结合设计中出现的相关问 题，对r t c 模块设计中的关键技术方法即多时钟域设计技术的研究。详细介绍了 数字电路设计中的各种时钟和多时钟系统中常常碰到的亚稳态问题及解决方案。 考虑到系统的稳定性和避免多时钟域中亚稳态现象的产生，重点研究了异步控制 信号和数据通路的同步技术，给出了多种同步的电路设计方法和r t l 实现方法， 对不同时钟域信号做了分类描述并比较了各自特点，归纳总结了s o c 设计中的时 钟设计策略。这成为本文的创新点。 关键词：i p 核设计v e r i l o g h d l 代码多时钟系统信号同步低功耗 a b s t r a c t a b s t r a c t a st h ed e v e l o p m e n to ft h ed e s i g na n dm a n u f a c m r et e c h n o l o g yo fn a n o - m e t e ri n t e g r a t e d c i r c u i t ( i c ) ，i ch a sc o m ei n t ot h eh i g h - s p e e ds o c ( s y s t e mo nc h i p ) a g e h i g h e rr e q u e s th a sb e e n b r o u g h tf o r w a r dt ot h ee a p a b i l i t yo ft h ec h i ps y s t e m ，a n ds c a l eo fs o ci si n c r e a s i n gf o rt h ed e m a n d o ft h ei n f o r m a t i o ni n d u s t r ya n dm a n e t t h ed e s i g np r o b l e mi sn o tw h e t h e rac h i pi sa b l et o a c c o m m o d a t et ot h es y s t e md e s i g n ，b u tw h e t h e rt h ed e s i g nc a nc a t c hu pw i t ht h ei n c r e a s i n gs p e e do f c o m p l e x i t yf o rac h i pa n dm e e tt h er e q u i r e m e n t st h a tt h em a r k e tc o m p e t i t i o ni ss t r i c tw i t ht h et i m e t h a tp r o d u c e sc o m ei n t om a r k e t n o w a d a y s ，ad e s i g nb a s e do nc h i pc o r e sh a sb e c o m eat r e n d t o w a r d st h ee d ad e v e l o p m e n t i ti sp r o m i s i n gt od e v e l o pi p ( i n t e l l e c t u a lp r o p e r t y ) c o r e sw i t h i n d e p e n d e n ti n t e l l e c t u a lp r o p e r t yr i g h t w eh a v ed o n es o m er e s e a r c ho n8 1i pc o r ed e s i g no fr e a lt i m ec l o c kr t cb a s e du p o nt h e i n t e l l i g e n tm o n i t o rs y s t e ms o c ar e u s e di ps o f tc o r ei sd e s i g n e df o rt h er t cm o d u l eu n d e rt h ek e y d e s i g nm e t h o da n dt e c h n o l o g yo ft h er e u s e di pc o r e f i r s t l y , t h et o t a lc l o c ks y s t e mw a sd i v i d e di n t o s e v e r a lf u n c t i o nm o d u l e s ，w h o s ef u n c t i o n sa n da r i t h m e t i cw e r ei n t r o d u c e d a n dt h e n ，t h r o u g h d i s c u s s i n gt h ew a yo fl o wp o w e rd e s i g ni ns o ca n ds y n t h e s i z a b l ec o d i n g w eu s e dt h ei pc o i r e u s e t e c h n o l o g ya n dv e r i i o g h d l ，d e s c r i b e dt h ed e s i g no ft h em o d u l e sb yt h eh i g h l e v e ls y n t h e s i sa n d s i m u l a t e dt h es y s t e mb yt h ee d a t h ed e s i g no fr t cm o d u l e si ps o f tc o r ew a sf i n i s h e d t h ek e yp r o b l e mo ft h ep a p e ri st h er e s e a r c ho ft h em u l t i c l o c ks y s t e ma n dt e c h n o l o g yd e s i g n ， p l u st h ep r o b l e m sd u r i n gt h ed e s i g n t h eb a s i ci st h er t ci ps o f tc o r ed e s i g n w ei n t r o d u c e dt h e c l o c k si nt h ed i 百t a lc i r c u i td e s i g na n dp r e s e n t e ds o m em e t - s t a b l es t a t ep h e n o m e n o no ft h e m u l t i - c l o c ks y s t e ma n dh o wt 0s o l v e c o n s i d e r i n gt h es t a b i l i t yo ft h es y s t e ma n dt h em e t s t a b l es t a t e p h e n o m e n o ni nm u l t i p l ec l o c ks y s t e m ，t h es y n c h r o n o u sw a yo fa s y n c h r o n o u sc o n t r o ls i g n a la n dt h e d a t ap a t ha 他r e s e a r c h e d ，a n dw ed i ds o m er e s e a r c ho nt h ed e s i g nm e t h o do fm a n ys y n c h r o n o u s c i r c u i t sd e s i g na n dr t l ，c o m p a r e ds o m ek i n d so fc l o c ks y s t e ms i g n a l sa n ds u m m a r i z e dt h ec l o c k d e s i g no ft h es o c a l la b o v ea r et h ec r e a t i v ep o i n t so ft h ep a p e r k e y w o r d s ： i pc o r ed e s i g n v e r i l o g h d lc o d em u l t i p l ec l o c ks y s t e m s i g n a l s y n c h r o n i z a t i o n l o wp o w e r 西安电子科技大学 学位论文创新性声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导 师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注 和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果； 也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材 料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明 并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：要扯 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生 在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留 送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容， 可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合 学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本学位论文属于保密，在一年解密后适用本授权书。 第一章绪论 第一章概论 1 1 集成电路的发展趋势及面临的问题 当今的世界是一个高度信息化的网络世界，信息已经成为了人们出行必不可 少的一种“交通工具”。承载着各种信息的电子产品几乎到了“无孔不入”的地步。 各行各业、各个领域对电子产品都有着极大的应用需求。正是这一巨大的市场需 求，推动着集成电路产业的飞速发展。i c 的发展经历了从小规模集成电路( s s i ) 到 超大规模集成电路l s i ) 的过程【1 1 ，产品的发展也经历了从“板上系统”到“片上系 统( s o c ) ”的过程。而作为集成电路的基础，半导体工艺技术也一直在迅速的提高。 根据业界有名的摩尔定律，芯片的集成度每1 8 个月将会翻一翻，也就是说大体上 每三年就有新的一代i c 产品问世。十几年来集成电路产业的发展势头可以用日新 月异来形容。随着集成电路的工艺制造技术、封装测试技术和设计方法学的进步， 目前量产芯片的特征尺寸已降到9 0 r i m ，实验室最新工艺水平已经达到4 5 r i m 。国 际半导体技术路线图( i t r s ) 预测，到2 0 1 0 年4 5 n mc m o s 工艺的高速、低功耗、 超大规模i c 将能量产，能在单个芯片上集成数十亿个晶体管。其中时钟频率将达 到1 0g h z - - - 2 0 g h z 。集成电路的发展趋势表明，芯片正由i c 向i s 的方向转变。 术语组i c - 一a s i c s o c s i p 是集成电路的发展趋势。其中，i c 是功能级芯片， a s i c 是专业级芯片，s o c 是系统级芯片，s i p ( s y s t e mi n p a c k a g e ) 是产品级芯片。 先进的工艺水平总是由国际知名公司引领着，而国内的芯片工艺水平从1 9 9 1 年的2 9 m 到现在的0 3 5 9 m ，我国的制造工艺技术现在总体还处于o 8 - 4 1 5 9 i n 的技 术水平。国外目前不仅能够设计各种类型的电路，而且其设计水平已经相当先进， 基本处在0 1 8 肛m 左右，设计流程也已经非常成熟。而我国目前大多数则以数字逻 辑电路设计为主，能进行f p g a 、门阵列、标准单元、全定制等方面的设计，其设 计水平要比制造水平高出1 也个台阶。除外资以外的设计公司，目前最高设计水 平还在o 3 5 1 a m 左右，主流产品的流片水平为0 5 9 i n 左右，但相当多的设计和流片 还停留在0 8 1 o g m 水平上。国内已经能进行嵌入式产品的设计和特种产品的设 计，如e e p r o m 等。在模拟电路和数模混合电路方面，由于工艺制造环境条件不 成熟，所以在这方面的设计能力相对缺乏。在深亚微米设计阶段，相比之下，尽 管我国的追赶步伐较快，但离国外先进水平还有很大距离。 长时期芯片复杂度的增长速度超过了设计能力的增长速度。尽管在不久的将 来能预见到m o o r e 定律的尽头，可是在e d a 领域仍会提出大量难题需攻克，存在 巨大研究空间。近十年，顺应芯片工艺的发展，e d a 技术也取得了巨大进步。这 2 实时时钟r t c 的i p 研究 些进步不仅表现在工程应用的深广程度上，重要的是正在逐步形成具有前瞻性的 设计思想和集成方法学，展现出新阶段的研究方向和任务。 随着深亚微米设计阶段的逐步深入和深亚微米设计技术的来临，它相应的也 给我们的设计人员和设计工具提出了新的要求，带来了很大的挑战【z 】： 1 连线上的延迟迅速上升，将导致原有e d a 设计过程不收敛。 当特征尺寸大于0 6 1 t m 时，电路的延时主要集中在门级单元的延时上。如果 门延时占系统延时的7 0 以上，则依据门延迟完成综合优化与时序仿真后，由版 图综合反标回来的延时对系统时序的影响很小，后模拟通常可以一次通过。但当 特征尺寸进一步缩小时，单位连线上的延时及互联线的总长度迅速上升，这两方 面的因素都使得连线延时在系统总线延时上所占的比重越来越大。通常在o 5 1 a m 设计时连线延时已经能够达到了总延时的5 0 ，于是增加从版图反标回来的连线 延时后，往往使后模拟不能一次通过，这就需要重新回到逻辑综合进行再优化设 计。不难想象进入到0 3 5 9 m 、0 2 5 9 m 后，连线延时将占总延时的7 0 以上，所以 每进行一次逻辑优化，都需要重新进行版图综合，而新的版图综合结构又产生不 同的延时分布，最终将导致设计目标无法实现。因而必须引入新的设计手段，保 证优化迭代过程的收敛性。 2 电路的功耗、时钟分布及系统可靠性等方面带来的一系列问题。 特征尺寸缩小后，将导致单位面积上的功耗的迅速提高，从而给系统运行的 可靠性带来影响。同时，特征尺寸的缩小又直接体现互联线的宽度越来越细。它 一方面使得电流密度迅速增大，容易导致电迁徙现象的产生；另一方面随着设计 频率的提高，更小的连线间距还会给系统引入串扰和噪声：再一方面，对于时序 电路而言，时钟线总是分布在整个芯片上，小的连线尺寸导致单位长度的电阻提 高，这就给时钟同步带来很大的困难，严重时可以导致系统的崩溃。 3 需要新的器件模型和更大的设计容量。 器件尺寸缩小后，原有的器件模型也必须加以修正，以保证仿真计算结果的 可信度。与此相适应，还必须用新的方法来完成分布参数的提取。更精确的模型 自然导致更多参数的产生，再考虑设计规模越来越大，这两方面都将使得设计过 程所产生的数据量越来越大。因为在要求更高性能硬件支持的同时，必须对计算 方法等方面进行改进和提高。 超深亚微米( v d s m ) 和纳米阶段的代表性产品是系统级芯片。s o c 中包括数 字、模拟、射频、电源等模块或核，当前无论在s o c 体系架构上还是在s o c 设计 理论上都遇到了许多难以解决的关键性问题。例如，多时钟域的不同类型电路间 的互联、通信和集成问题；针对v d s m 和纳米工艺使数字电路设计表现出的模拟 特征，工程师们需要应对电子线路的模拟行为所带来的寄生效应；逻辑设计( 特别 是高层次综合) 必须结合物理特征才能精确给出时延、功耗、可布性、面积等类属 第一章绪论 参数。目前在单个芯片上设计和实现一个完整的通用系统难度很大。 目前开始研究的第二代系统芯片技术把s o c 视为由模块、总线互联形成的微 网络c n o c ) ，体现出系统具有开放性、可演化性和普适性。从微网络的角度设计 s o c ，不仅可以提出更合理的s o c 体系结构，也可以基于全局异步局部同步技术， 形成通讯资源可重构设计技术、混合信号i p 核重用设计技术和低功耗设计技术等。 1 2 论文的研究背景 实时时钟r t c ( k e a lt i m ec l o c k ) 集成电路是一种高密度集成的专用时钟 集成电路，适合于一切需要微功耗及准确计时的场合，如手机、电视机、复费率 电表、高精度时钟、可编程时间控制器、数码相机等等。目前，世界上各大半导 体集成电路制造厂商都提供l 订c 产品。实时时钟r t c 的基本功能是向m c u 提供 时、分、秒、日历等时间信息，在系统掉电以后由片内或者片外的备用电池供电， 继续保持片内时钟的运行。多功能实时时钟除了提供时间之外，通常都具有定时 报警功能，此外不同厂家的产品还集成了其他功能如增加e e p r p m 、s 洲监控 电路等。 随着集成电路迈入s o c 阶段，时钟在整个片上系统中的作用就更为重要了。 实时时钟通常提供并口或串口与单片机进行通信，单片机可以很方便的对其进行 读写控制。对于提供并行数据的r t c ，可以直接连接到单片机的数据总线上，也 可用单片机的i o 端口；对于提供串行接口的r t c ，一般是用单片机的i o 口线模 拟串行口，实现对r t c 的读写操作。 随着集成电路的深亚微米制造工艺以及设计技术的迅速发展，芯片设计的复 杂性迅速增加，而市场竞争的压力迫使设计者应最大限度的缩短设计周期。如何 利用前人的成功设计经验和设计资料十分必要。这就要求设计者能够重复使用已 经设计并经过验证的知识产权模块i p ( i n t e l l e c m a lp r o p e r t y ) 。由于d 核已经进行了 验证，设计者可以专注于整个系统的设计，从而提高设计速度，充分利用现有资 源，降低成本，缩短产品上市时间。 本设计是在智能监控系统s o c 芯片设计项目的基础上进行的。该项目采用基 于平台的设计放方法，结合了i p 复用的设计思想，设计了一个有多功能的智能监 控系统芯片。该系统是一个集成了d s p 内核和若干外围i p 模块的完整功能芯片。 实时时钟r t c 是其中的一个i p 模块。 1 3 论文各部分内容安排 本文在可复用型i p 设计技术研究的基础上，完成了智能监控系统s o c 芯片中 4 实时时钟r t c 的i p 研究 的r t c 软核设计。第二章对i p 技术进行了简单介绍。综述了i p 的分类、特点、 设计和i p 核的设计方法，以及i p 设计中的关键技术，并对该实时时钟r t ci p 软 核的开发流程进行了简单介绍。第三章介绍了r t c 模块的功能划分以及各模块的 要完成的任务，并介绍了一些模块所用到的简单算法。对各个模块在实现过程中 可综合的代码编写进行了研究和总结。第四章着重研究了在r t ci p 软核设计过程 中的关键技术。研究了数字i c 设计中的各类时钟信号，重点介绍了多时钟域的信 号同步问题。第五章简研究绍了s o c 设计中低功耗设计技术。第六章是全文的总 结，指出了设计中获得的结果和不足之处，给出了后继研究的方向。 1 4 本章小结 本章介绍了集成电路设计技术的现状和发展趋势，论文研究的背景以及对后 面章节内容给出了安排。r t c 作为各个s o c 中广泛使用的一个d ，它的设计发展 必然受到s o c 设计方法的影响。通过r t c 在s o c 中多种应用形式找到了一个能 适用各种需求的r t ci p 的设计思路。 第二章i p 核的设计 第二章i p 核的设计 2 ii p 核技术的进展 i f ( i n t e l l e c t u a lp r o p e r t y ) ：中文一般译为知识产权，可以定义为密封在硬件设计 中的可重复利用的软件。就功能而言，d 可定义为系统级硅片的基本电路功能块， 又称为内核。口的概念在i c 设计中已经使用了近2 0 年，标准单元库就是i p 的一 种早期形式。今天的i p 已经成为i c 设计的一项独立技术，其实现成为s o c 设计 的技术支撑。 口技术发展之所以如此迅速，原因在于【3 】：首先，缩短上市周期是主要因素。 s o c 设计要求缩短产品的上市周期，即节约设计时间的需要。上市周期在很大程 度上决定了i c 的生命。第二，i c 设计与制造之间的矛盾和i p 创建过程中的新问 题。重复利用i p 可以提高设计能力，节省设计人员，是填平集成电路的设计与制 造之间鸿沟的最有效方法之一。第三，降低成本的需要。在未来的设计中，i p 核 的重复利用能力将是i c 成本下降的一个主要因素。每一个i p 从设计到验证花费动 辄几十万美元，甚至更巨。目前工艺线投资的上升使i c 工艺集中开发，又是全球 f a b l e s s 运作的主要原因之一。第四，市场对功能和数量的需求。i p 的创建与重复 利用主要受i c 在通信、计算机和消费电子中功能要求的提高和使用的普及的影响。 i c 功能的提高意味着在单一芯片上集成更多的元件，即s o c 成为芯片开发的主流， 因而设计过程中需要用到更多的i p 。不同时期的i c 有不同的开发重点。目前与未 来的开发重点是m _ f u 和存储器加专用口、通用i p 和标准用途i p 。 2 2i p 核的分类和特点 i p 内核可以在不同的硬件描述级实现，由此产生了三类i p 内核：软核、固核 和硬核。这种分类主要依据产品交付的方式，而这三种i p 内核实现方法也各具特 囱【4 】 l j 软核：它通常在抽象的较高层次上对电路用硬件描述语言或c 语言进行描述， 包括逻辑描述、网表和用于测试的文档。软i p 模块需要综合和布局布线才能完成 核的设计。它的优点是灵活性大，可移植性好，不受现实条件的限制。用户能方 便的把r t l 和门级描述的软i p 模块修改为自己所需要的设计，综合到选定的加工 工艺上。缺点是对模块的预测性太低，增加了设计的风险，使用者在后续的设计 中仍有发生差错的可能性。 固核：它通常是以r t l 代码和对应具体工艺网表的混合形式提供的，是一种 6 实时时钟r t c 的i p 研究 可综合的并带有布局规划的软核。目前的设计复用方法在很大程度上要依靠固核。 将r t l 描述结合具体标准单元库进行逻辑综合优化，形成门级网表，再通过布局 布线工具最终形成设计所需要的硬核。只要用户单元库的时序参数与固i p 模块相 同，就具有正确完成物理设计的可能性。这种软的r t l 综合方法提供一些设计灵 活性，可以结合具体应用适当修改描述并重新验证，满足具体应用要求。随着工 艺的发展，也可利用新库重新综合优化、布局布线、重新验证获得新工艺条件下 的硬核。 硬核：它的电路布局和工艺是固定的，有全物理的晶体管和互连掩膜信息， 完成了全部的前端和后端设计，制造也已固定。硬i p 模块提供可预测的性能和快 速的设计，具有如下优点：首先，硬i p 模块是可靠的。这些i p 模块的设计可以说 是精雕细琢，设计与工艺的结合也是久经考验，使用这些硬i p 模块完成系统设计 不必再为模块担心，可以把精力全部用在模块的衔接上。其次，硬i p 模块使用方 便。i p 模块提供者把模块的芯片尺寸、端口位置、逻辑功能、时序关系以及驱动 能力、功率消耗等等数据全部提交。系统设计者只需在芯片的适当位置留出i p 模 块空间，把i o 端口衔接对准就算完成了对这个模块的处理，可以非常方便的完成 i p 模块的嵌入。但硬i p 模块的缺点是灵活性差，难以移植到不同的加工工艺。另 外，硬i p 模块的设计有相当难度，特别是在超深亚微米阶段，密集的布局、窄长 的互联和高频率的运转使得寄生效应十分严重，增加了物理设计的难度。所以人 们希望把这样的设计作为硬i p 模块，省去重复开发的费用。硬i p 模块向使用者提 供包括物理版图在内的全套设计的使用权，是可以落实在硅片上的i p 模块。 显而易见，在具体实现手段和工艺技术尚未确定的逻辑阶段，软核具有最高 的灵活性，它可以很容易的借助e d a 综合工具与其他外部逻辑结合为一体。当然， 由于实现技术的不确定性，有可能要做进一步改进以适应相应的工艺。相比较之 下，固核和硬核与外部逻辑结合为一体的灵活性要差得多，特别是电路实现工艺 技术改变时更是如此。而近年来电路实现工艺技术的发展相当迅速，为了逻辑电 路设计成果的积累和更快更好的设计更大规模的集成电路，发展软核的设计和推 广软核的重用技术是非常有必要的。本次设计就是采用的软核设计。 由于i p 核是被除了设计它的i p 提供者和i c 加工厂商之外的第三方使用，而 且是由不止一个系统开发者使用，因此i p 核必须具有如下特征【5 】： ( 1 ) 可读性。对固核和软核来说，使用者需要对i p 核进行进一步的综合模拟。 因此必须对调用的d 核的功能和算法等有比较详细的了解，才能正确使用和充分 发挥i p 核的优点。这就要求i p 核的提供商采用一种恰当的方法描述设计，使用户 可以方便正确的使用i p 核：另一方面还要采取措施，保护i p 核的知识产权不受侵 犯。 ( 2 ) 设计的延展性和工艺适应性。i p 核是经过精心设计、验证并且优化的。i p 第二章i p 核的设计 7 核一经定型就要求其具有一定的适应范围。针对不同的设计应用，具有一定的适 应性。当i p 核被应用到不同的领域时，不需要做重大的修改就能够方便的使用。 同时，当采用新工艺和工艺改进时i p 核能较容易的进行设计改进或不需要做修改。 ( 3 ) 可测性。当除了硬核外的i p 核被应用到各个具体的设计中时，并不是一 点改变都没有。因此，i p 核的功能和性能还应该能够被使用方测试。这就要求口 核的设计具有可测试性，不仅能对i p 核进行单独的测试，还要能够在i p 核应用到 的系统环境中进行测试。 ( 4 ) 端口定义标准化。由于i p 核是为第三方提供的设计，这就要求i p 核的提 供者对设计的端口有一个严格的定义，主要包括端口信号的逻辑值、物理值、信 号传输频率、传输机制等。 ( 5 ) 版权保护。p 核设计中必须考虑知识产权的保护问题，保护技术可以在d 核的设计中采用一些加密技术或在工艺实现时加上保密技术。 2 3i p 核的设计过程 设计一个成功的i p 核，需要良好的设计思想和算法、先进的开发工具、科学 的设计流程、符合标准的接口方式、严格的测试手段和完善的文档等。开发设计 一个可重复使用的、具有自主知识产权的i p 核，比设计用于单一条件下的模块要 花更多的时间，还会面临诸多问题。 i p 核的设计首先要定义核关键特征，包括核基本功能和可配置参数信息等， 以便将来核可被用于不同的应用系统中。定义核关键特征需要对核的应用和应用 模型有全面的了解。其次要给出详细的功能设计规范、i p 验证规范和项目中其它 部分的设计计划，然后就可以进行核的详细设计和验证了。设计完成后，要对i p 核进行测试直到最终交付。交付给最终用户时，应该包括用户文档。经过测试后 的版本最终形成s o c 设计中可用的版本。 可复用i p 的设计流程如下【6 】： 1 确定规格和划分模块。i p 的规格包括概述、功能需求、性能需求、物理需 求、详细的结构模块框图、对外系统接口的详细定义、可配置功能详细描述、需 要支持的制造测试方法和需要支持的验证策略等。确定规格的过程一般包括行为 建模( 进行功能验证) 和可行性分析( 就性能和成本进行折中) 。划分模块是指规划师 在给出d 结构模块框图的同时，对于每个子模块给出一个详细的功能描述，同时 必须明确子模块之间接口的时序要求。确定规格和划分模块是i p 开发是否成功最 为关键的一步。 2 子模块定义和设计。计小组对所有子模块的规格进行讨论和审查，重点 检查时序接口和功能接1 ：3 的一致性。设计者随后整理出子模块的详细设计方案。 实时时钟r t c 的i p 研究 接下来设计者按照实现方案开始编写r t l 代码、时间约束文件、综合的批处理文 件、子模块验证的测试平台和测试套件等。当这些工作完成并通过代码规范性检 查、测试覆盖率检查、功能覆盖率检查、性能分析和功耗分析检查等验收以后， 这个子模块就可以用来与其他模块一起集成了。 3 顶层模块设计。顶层模块的设计就是把子模块集成起来，产生顶层模块， 并对它做综合处理和功能验证。综合过程包括编写综合的批处理文件、在不同的 参考库上综合、进行最终的性能分析和功耗分析等。验证过程包括根据由行为模 型的出来的测试向量对项层模块进行仿真测试、针对i p 模块的可配置选项进行多 种配置条件下的回归测试、利用仿真工具检验测试向量的覆盖率等。 4 i p 的产品化。i p 的产品化过程包括： ( 1 ) 提供i p 设计和验证的测试平台。 ( 2 ) 用商用转换器进行打包提交，但转换后需要做回归测试以确保转换有效。 ( 3 ) 在几种主流仿真器上做仿真。 ( 4 ) 在几种主要工艺库上做综合、门级仿真和形式验证以及产生或更新用户文 档等。 如果是硬口的开发，还需要在项层模块( 软i p ) 的基础上进行布局布线、版图 提取、时序分析和形式验证，然后集成到试用该i p 的原型芯片内进行试制投片， 并在演示板上验证。 2 4 数字i p 设计开发过程中的关键技术 2 4 1p 的规格定义 i p 规格的定义是随着设计进程的不断深入而逐步完善的。当完成了i p 模块的 总体设计时，口规格的定义应该已经得到了最大程度的完善，一般它应包含以下 内容：概述、功能需求、物理需求、需要遵循的设计规则、详细的结构模块框图、 与外部系统接口的详细定义、需求支持的制造测试方法、需要支持的验证策略、 可配置功能详细描述、软件模型、软件需求规格、提交物等。 概述主要简明扼要的描述设计的技术目标；功能需是应用工程师从系统级的 技术层面描述设计目标。描述从系统角度来看，i p 模块的适用场合、功能特性、 在输入和输出之间做怎样的数据变换；物理需求描述速度、面积、功耗以及其它 的物理设计方面的需求：设计所必须遵循的设计原则，它可以参照现有的标准设 计规则，或专门为项目定义的更加具体的设计规则；详细的结构模块框图应该能 够比较直观的体现出i p 规模总体设计的数据信息流向和控制信息流向。必须给出 足够的信息，详细定义子模块间输入、输出信号的名字、功能定义和连接关系， 第二章i p 核的设计 9 以使读者能够彻底理解i p 所有子模块的连接关系和功能定义；与外部系统接口的 详细定义描述i p 模块输入、输出和外部系统怎样操作它们：需要支持的制造测试 方法描述芯片级测试方法的需求，即模块需要支持的制造测试方法：需要支持的 验证策略描述系统在集成i p 后将采用什么样的策略，采用什么样的功能验证方法， 使用什么样的验证工具等：可配置功能详细描述每一种功能实现对应的软件寄存 器配置是怎样的；软件模型描述与软件有关的硬件寄存器；软件需求是指在某些 系统中，需要软件配置和硬件操作，软硬件协同工作才能够完成特定的功能。 2 4 2i p 的验证 i p 的验证包含两部分内容：验证和仿真。验证、静态时序分析决定设计是否 满足性能要求。仿真可以验证系统时序和功能。p 的验证要进行的彻底和广泛才 能改进设计性能【7 l 。 i p 的验证必须是完备的、具有可重用性的。i p 验证的完备性首先要求在设计 i p 仿真测试方案时必须体现出以下几个方面：1 从i p 的规格出发，对每一个模块 测试功能点进行分析，定义每个子模块的仿真测试目标，并确定哪一个测试向量 可以验证测试功能点。2 整理一个明确的测试列表，包括对目标的估计和测试覆盖 情况。3 对测试用例的详细设计，并定义验证通过的标准。其次，i p 的验证必须覆 盖以下测试类型：一致性测试、回归测试、边界条件测试、长时间随机测试、实 际应用环境测试等。i p 验证的测试覆盖率、功能覆盖率都需达到1 0 0 。i p 验证的 可重用性首先要求搭建的i p 仿真环境是由一系列可重用的测试组建构成的，如定 义总线功能模型，通用的数据处理任务集等。对每一个组件，都应该有关键特征 的描述。其次，i p 验证要求列出采用的仿真器、仿真库及其版本。 2 4 3i p 的打包提交 i p 的打包提交过程是指通过对模块设计信息的进一步整理，使得提交给用户 的信息清晰、完整做到既没有多余信息，又能够保证设计信息的完整性。通常情 况下i p 需要提交的内容有r t l 代码、综合批处理文件、验证文件、系统集成文件 及用户手册等。硬i p 需要提交的内容有系统集成模型、系统集成文件和用户手册。 此外，能够提供i p 的原型芯片给用户是非常受欢迎的。一方面可以用来显示i p 模 块功能特性，另一方面可用来帮助用户评估和选择i p 。 软i p 需要提交的生产性文件包括：可综合的v e r i l o g 语言实现的r t l 代码； 应用说明，包含一些集成了该i p 的设计实例：综合批处理文件和时间文件；完成 插链和a t p g 的d f t 批处理文件；标准单元库或其他参照库。通过提供参照库、 1 0 实时时钟r t c 的i p 研究 批处理文件和i p 验证环境，用户可以很方便的重现i p 开发环境，从而验证i p 各 个方面的特性，包括时序、功耗、面积和可测试性等。 2 5r t c 设计方法和开发流程简介 2 5 1v e r i l o gh d l 语言及特点 随着计算机和半导体工艺技术的发展，数字逻辑电路的设计正悄悄的进行着 一场重大的革命，这场革命的核心是采用硬件描述语言( v h o l 或v e r i l o gh d l ) 来 设计复杂的数字逻辑系统。 v e r i l o gh d l 和v h d l 作为描述硬件电路设计的语言，其共同的特点在于：能 形式化的抽象表示电路的结构和功能、支持逻辑设计中层次与领域的描述、可借 助高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证电路 设计的正确性、支持电路由高层到低层的综合转化、硬件描述与工艺无关( 有关的 工艺参数可以通过语言提供的属性包括进去) 、便于文档管理、易于理解和设计重 用。 本次设计采用的是v e r i l o gh d l 硬件描述语言对系统进行硬件设计。v e r i l o g h d l 是专门为复杂数字逻辑电路和系统的仿真而开发的，本身就非常适合复杂数 字逻辑电路和系统的仿真和综合。由于v e r i l o gh d l 在门级描述的底层，也就是晶 体管开关级的描述方面有比v h d l 强得多的功能，所以即使是v h d l 的设计环境， 在底层实质上也是由v e r i l o gh d l 所描述的器件库所支持的。另外，目前v e f i l o g h d l - a 标准还支持模拟电路的描述。在亚微米和深亚微米a s i c 和高密度f p g a 已成为电子设计主流的今天，v e r i l o gt t d l 的发展前景是非常远大的。 v e f i l o gh d l 较适合于系统级( s y s t e m ) 、行为级( b e h a v i o r a l ) 、寄存器传输级 ( r t l ) 、逻辑门级( g a t e ) 、电路开关级设计( s w i t c h ) ，而对于特大规模( 几百万门以上) 的系统级设计，则用v h d l 更适合。 2 5 2 基于v e r i l o gh d l 语言的t o p d o w n 设计方法 现代集成电路制造工艺技术的进步，使得在一个芯片上集成数百万乃至上亿 个器件成为可能，但我们很难设想仅由一个设计师独立设计如此大规模的电路而 不出现错误。利用层次化、结构化的设计方法，一个完整的硬件设计任务首先由 设计师划分为若干个可操作的模块、编制出相应的模型( 行为的或结构的) ，通过仿 真加以验证后，在把这些模块分配给下一层的设计师。这就允许多个设计者同时 设计一个硬件系统中的不同模块，其中每个设计者负责所承担的部分；而由上一 第二章i p 核的设计 层设计师对其下层设计者完成的设计用行为级上层模块进行验证。图2 1 以设计树 的形式给出了自顶- f ( t o p d o w n ) 的示意图。 自顶向下的设计是从系统级开始，把系统划分为基本单元，然后再把每一个 基本单元划分为下一个层次的基本单元，一直这样做下去，直到可以用e d a 元件 库里的元件来实现为止。 图2 1t o p d o w n 设计思想 在不同层次做具体模块的设计所用的方法也有所不同，在高层次上往往一些 行为级的模块通过仿真加以验证，其主要目的是系统性能的总体考虑和各模块的 指标分配，并非具体电路的实现。因而综合及其以后的步骤往往不需进行。而当 设计的层次比较接近底层时的描述往往需要用电路逻辑来实现，这时的模块不仅 需要通过仿真加以验证，还需要进行综合、优化、布线和后仿真。总之具体电路 是自底向上逐步实现的。e d a 工具往往不仅支持h d l 描述也支持电路原理图输 入，有效的利用这两种方法是提高设计效率的办法之一。 本文将结合i p 核开发的步骤，在此基础上逐章介绍了各个开发阶段的主要工 作，并这种介绍了多时钟系统和异步信号的处理过程。 2 6 本章小结 本章介绍了i p 核设计技术的进展，i p 的分类、特点和i p 核设计的简单流程。 并介绍了可复用性i p 设计的关键技术如i p 的规格定义，i p 的验证和i p 的提交等。 并给出了本次r t c 设计的开发过程。遵循这些设计规则，使得整个设计可以顺利 完成。 第三章r t c 时钟设计及其实现 第三章r t c f l 寸钟设计及其实现 3 1r t c 设计模块的划分 在集成电路设计时，通常可以将整个系统划分为两部分，一部分是数据单元， 另一部分是控制单元，示意图如图3 1 1 8 - 9 1 。 图3 1 设计划分原理图 数据单元中包含有保存运算数据和运算结果的数据寄存器，也包括用来完成 数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列，以决定何时进 行何种数据运算。控制单元要从数据单元得到条件信号，以决定继续进行哪些数 据运算；数据单元要产生输出信号、数据运算状态等有用信息。 在完成系统划分之后，还要进一步分别对设计的数据单元和控制单元进行设 计划分。设计划分是影响逻辑综合的另一个重要因素。设计者划分设计的方法可 能极大地影响着逻辑综合的结果。 水平划分。使用位( b i t ) 片给逻辑综合较小的块进行优化，这被称为水平划分。 它降低了问题的复杂性并对每个块产生更优化的结果。缺点是整体最优和局部最 优常常是不同的。使用位片划分，每个块单独是最优的，但从整体来看，某些冗 余的电路，综合工具可能不会去掉。在r t l 设计阶段将模块水平划分地较小，一 是便于验证，设计思路清晰；二是在综合时会得到较好的结果。例如：在r t c 模 块中对各个寄存器各位的读写都单独做为一个模块来设计。 垂直划分。意味着整个块的功能被划分成更小的子模块。这与水平划分是不 同的。在水平划分中，所有的块完成相同的功能。例如：在r t c 中将模块划分为控 制模块、复位信号产生模块、计数模块、中断模块等。 1 4 实时时钟r t c 的i p 研究 并行设计结构：这种方法使用更多的资源以实现更快的设计。靠使用更多的 逻辑，把串行运算转换成并行运算。 模块划分的基本原则为：子模块功能相对独立，模块内部联系尽量紧密，而 模块间的连接尽量简单。 r t c 模块的总体框图 在s o c 设计中，系统模块的划分从总体上决定了各个模块各自的功能，以及 各个模块之间相互通信信号的多少和互联线的总长度。模块划分应注意以下几点： 1 ) 各模块功能的完整性、独立性； 2 ) 模块间通信信号要尽可能少： 3 ) 总体互联线要尽可能短。 按照系统划分原理和设计划分分类将整个设计进行总体设计方案划分，得到 设计框图如图3 2 所示。 r 图3 2r t c 的模块框图 总体方案主要是涉及模块的接口信号和时序( 必要时可以要求把接口信号的时 序波形描述出来) 以及将来如何测试设计。在这一级方案中，要保证在今后的设计 中时序要收敛到一级模块( 最后是在二级模块中) 。也就是说，我们在做详细设计的 时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能 波及到本一级模块，而不能影响到整个设计。 第三章r t c 时钟设计及其实现 3 2 各模块功能介绍以及用到的几个简单算法 从上面的设计框图中可以看到，系统主要划分为时钟分频模块、寄存器控制 模块、复位信号处理模块、时钟计数模块和分钟倒计时模块等