（微电子学与固体电子学专业论文）高速自校准cmos片上时钟设计研究.pdf

摘要 摘要 数字信号处理和通信技术的飞速发展，对模数转换接口a d d a 提出了更高的 要求。近年来，a d c 的发展趋势呈现高速化、高精度化，而其中时钟模块是保证 其性能的一个关键，因此高速的片内时钟设计变得越来越重要。 本文在介绍和分析国内外锁相环研究动态和锁相环基本理论基础上，提出了 一种适用于高速a d c 的新的时钟设计方案高速自校准c m o s 片内时钟设计。 将时钟输出反馈回占空比稳定电路的输入端，参与时钟占空比的调节；将时钟发 生器的输入信号，作为其内部产生时钟输出的控制信号，并采用边沿触发控制方 式。完成了高速自校准c m o s 片内时钟各模块的电路设计及分析。 使用c a d e n c es p e c t r e 仿真平台，基于s m i c0 3 5 9 m 标准c m o s 工艺，对所设 计的电路进行整体仿真。对于1 0 0 m h z 的输入信号，时钟占空比调节范围可达 1 0 9 0 ，调节精度在5 0 0 畦5 范围之内，环路锁定时间在5 0 0 n s 之内，输出时钟 信号的峰峰值抖动小于1 3 5 p s ，性能达到设计要求。 关键词：自校准边沿触发占空比稳定锁相环高速a d c a b s t r a c t w i t ht h eh i g hd e v e l o p m e n to ft h ed i g i t a ls i g n a lp r o c e s s i n ga n dt h et e l e c o m m u n i c a - t i o nt e c h n o l o g i e s ，a d d ac o n v e n t e r sa r er e q u i r e dr a p i dd e v e l o p m e n tt of o l l o wt h es t e p s o ft h e i r sa st h e i n t e r f a c eb e t w e e na n a l o ga n dd i g i t a ls i g n a l s r e c e n t l y , a d c st e n dt o h a v eh i g h e rs p e e da n dh i g h e rp r e c i s i o n , a n dt h ec l o c km o d u l ei sd e f i n i t e l yt h ek e yt o g u a r a n t e et h ew h o l ep e r f o r m a n c e i ti sm o r ea n dm o r ei m p o r t a n tf o rt h ed e s i g no fh i g h s p e e dc l o c ko nc h i p n o w a d a y s ，t h ec l o c kg e n e r a t o rb a s e do np l l i ss u c ha p r o p o s a lt h a tc a np r o v i d ea v a r i e t yo ff r e q u e n c i e s 、析廿ll o w e rc o s ta n dm o r ee f f i c i e n c y a f t e rt h es u m m a r i z a t i o no f i n t e r n a t i o n a la n dn a t i o n a lr e s e a r c hd y n a m i cs t a t eo np h a s e - l o c k e dl o o p sa n dt h ea n l y s i s a b o u tp l lt h e o r i e s ，an e wc l o c kd e s i g nu s e di nh i g h - s p e e da d c si s p u t f o n 忸r d | _ d l e s i g no fh i g h - s p e e ds e l f - c a l i b r a t i o nc m o sc l o c ko nc h i p s e l f - c a l i b r a t i o n i st h a tt h eo u t p u tc l o c ki sf e e db a c kt ot h ei n p u to fd u t yc y c l es t a b i l i z e r ( d c s ) c i r c u i t c o m p a r i n g w i t l lo t h e rc l o c kg e n e r a t o rd e s i g n s , i nt h i sd e s i g n , t h ei n p u ts i pi su s e da s c o n t r o ls i g n a li n s t e a do fr e f e r e n c ec l o c ks i g n a l 晰t he 吨e t r i g g e r e dm o d e t h ew h o l e a r t i c l es h o w st h ed e s i g nc i r c u i t so fe v e r ym o d u l ea n da n l y s i sa b o u tt h e m t h ew h o l es t u f fi ss i m u l a t e du n d e rc a d e n c es p e c t r eb a s e do ns m i c0 3 5 1 m a c m o sp r o c e s s f o rt h ei n p u ts i g n a la t10 0 m ，d u t yc y c l er a n g e df r o m10 t o9 0 c a l l m e e tt h er e q u i r e m e n to ft h e5 0 士5 r e g u l a t i o nb a n d t h el o c k i n gt i m eo ft h el o o pi s l e s st h a n5 0 0 n sa n dt h ep e a k - t o - p e a kj i t t e ri sl e s st h a n13 5 p s t h i sc i r c u i tc a nb et o t a l l y a p p l i e df o rh i g h - s p e e da d c s k e y w o r d ：s e f f - c a f i b r a t i o ne d g e - t r i g g e r e d d c sp l lh i g h - s p e e da d c 第一章绪论 第一章绪论 1 1 课题的主要背景 在如今的信息时代，数字化日益深刻影响我们的生活和生活方式。随着微电 子技术的不断发展，数字信号处理技术和通信技术的日趋成熟，对于将自然界模 拟信号和传输的数字信号之间的转化器a i ) ，d a 提出了更高的要求。近年来高速、 高精度a d c 呈现高速发展的趋势，这都对其中每个子模块的性能都提出了挑战。 而对于高速a d c 来说，时钟的稳定性对a d c 的性能来说是极其重要的一个前提条 件，所以对时钟发生器的设计在整个a d c 设计中是至关重要的一个环节。如今的 系统对于时钟发生器的响应时间、传播延迟和抖动等方面的要求都非常高。 采样保持电路是a d c 的前端模块，其采样速率和线性度决定这个系统的速度 和精度。从采样时刻结束到样本值真正开始保持会有一定的延迟，这个时间间隔 就是我们通常说的孔径时间( a p e r t u r et i m e ) ，或孔径延迟。我们将相邻两次采样 孔径时间的偏差称为孔径时间不确定性( a p e r t u r eu n c e r t a i n t y ) ，或孔径抖动 ( a p e r t u r ej i t t e r ) ，如图所示1 1 【l 】。它受采样时钟抖动等很多复杂的因素影响， 因此孔径时间的不确定性表现出随机性。它会引起实际采样点得偏移，从而导致 采样保持电路的信噪比( 阶取) 降低，并且输入信号幅度越大，频率越高，受时 钟抖动影响就会越严重 2 1 。 a m 图1 1 孔径时间和孔径抖动的定义 量化噪声设置了最佳情形的噪声基底，但是由于时钟抖动，量化器非线性产 生的杂散等非理想因素，其噪声性能就开始退化。理论上a d c 的输出信噪比 3 1 是： 2 高速自校准c m o s 片上时钟设计研究 s n r = - 2 0 l o g ( 2 ，r c r y ) 式( 1 - 1 ) 其中，f m 是输入信号的频率，o r 是时钟抖动的均方根值。 由以上表达式不难看出，在相同信噪比的要求下，时钟抖动越小，处理的信 号的频率就越高，转换速率也越快；在相同的处理速度下，时钟抖动越小，其信 噪比越大，转换精度越高。因此低抖动时钟信号对高速a d c 来说是至关重要的。 在现在的系统中，基于p l l 技术的时钟发生器是成本最低，效率最高的一个 解决方案，并且不受频率大小的限制。因为它能够满足时钟发生器对于延迟和时 钟抖动等重要参数日趋严格的要求。虽然如此，但随着系统工作频率的大幅度提 升，所要求设计的时钟频率也越来越高，因此锁相环的设计难度就越来越大，同 时，功耗问题也是系统高频工作时不可忽略的一个方面。如今，对于时钟发生器 来说，一种新的设计方案的提出显得非常必要。就其本质而言，设计时钟发生器， 实际重点就是对其中所使用的锁相环电路的设计与分析。 1 2 锁相环的发展及国内外研究动态 1 2 1 锁相环发展历史和基本分类 法国工程师b e l l e s i z e 在1 9 3 2 年实现了世界上第一个锁相环路，但当时这一成 果并没有得到广泛应用，直至集成锁相环的出现，锁相环在工业应用前景才日益 广阔起来。1 9 6 5 年诞生了最早的集成锁相环路，其组成结构基本都是纯模拟器件。 采用四象限乘法器作为鉴相器；环路滤波器是无源或者有源r c 滤波器；压控振荡 器( v c o ) 的输出信号就是环路的最终输出信号，这种纯模拟器件组成的锁相环 如今被称为“线性锁相环”( l p l l ) 。接下来几年里，随着数字电路的发展，锁相环 的设计也逐渐稳步地踏入了数字领域。最早的数字锁相环( d p l l ) 出现在1 9 7 0 年，然而精确的讲它是数模混合器件组成的锁相环，因为其中只有鉴相器是使用 e x o r 门或j k 触发器等数字电路实现的。除此之外，d p l l 的其它组成部分依然 是模拟电路1 4 j 。几年之后，真正意义上的纯数字锁相环( a d p l l ) 才出现了。a d p l l 的所有模块都是数字电路，其中不含任何电阻电容之类的无源器件。其实用计算 机也能实现锁相功能，这一类的锁相环称为锁相软环( s p l l ) 。所以总结起来锁相 环路有以下四种基本类型p j ： 线性锁相环( l p l l ) - 其组成部分是纯模拟电路，使用模拟乘法器作为鉴相 器，这种类型的锁相环被称为线性锁相环。 “经典”数字锁相环( d p l l ) ：也称为混合信号锁相环，因为其结构中，只有 鉴相器是由异或门或者j k 触发器等数字电路构成，而其他模块都是模拟电路。 纯数字锁相环( a d p l l ) ：由纯数字电路构成，不包含任何的无源器件，如 第一章绪论 3 电阻和电容。 锁相软环( s p l l ) ：由计算机软件实现锁相功能的锁相环。 伴随着s o c 技术、嵌入系统的不断发展，锁相技术作为时钟模块中的核心技 术的应用越来越广泛，有关这方面的技术也得到了不断的发展和丰富。在原有p l l 基础上，提出的很多新的的模块电路拥有更好地性能，这些性能主要体现在鉴频 鉴相器和压控振荡器的设计上；而且，锁相环结构也不仅只限于早期的p l l 的简单 结构，各种先进的结构也在不断地被提出来，比如延迟锁相环技术就是在p l l l 6 1 ( p h a s el o c k e dl o o p ) 技术上重新改进得到。这些技术不但继承了p l l 电路的优点， 还用一系列延迟量可控的压控延迟线代替了p l l 电路内的有关振荡器部分电路，这 就是目前被广泛使用的延迟锁相环( d l l ) 。随着延迟锁定环技术的不断发展， 基于d l l 电路的时钟生成器也渐渐得到更广泛的应用。但是，对于存在频率变换 的时钟电路设计，d l l 技术并没有得到很多应用，其主要原因是由于它的低频到 高频时钟转换电路部分设计比较艰难，其输出时钟信号只能是单一频率的时钟， 这是d l l 的一个缺点。锁相环路的设计包含很多方面，在原有p l l 结构基础上，针 对不同的使用系统( 比如高速a d c 时钟发生器) 提出了许多新的、性能很好的子 电路系统模块结构，这些模块主要体现在新型鉴频鉴相器的设计、电荷泵设计、 压控振荡器的设计上面；同时，锁相技术也早已超脱了早期的p l l 简单结构0 像 d l l ( d e l a yl o c k e dl o o p ) 、i l l ( i m p e d a n c el o c k e dl o o p ) 、m d l l ( m i x e d - m o d e d e l a yl o c k e dl o o p ) 、s m d ( s y n c h r o n o u sm i r r o rd e l a y ) 等技术不断出现，为时钟发 生器及其它的设计提供了很多选择的空间。锁相技术的研究一直是国内外技术研 究的重要方向，我们现在把这方面的电路设计研究称为c s d l 7 ( c l o c ks y n c h r o n i z e d d e l a y ) 技术；我们注意到各种有关振荡器的线性时变理论的发展；a d i 等大公司针 对在混合信号仿真等方面时钟电路的应用展开了研究，就是使用a v h d l 语言来搭 建行为级模型。另外，时钟电路研究的另外一个重要部分就是时钟树的布局设计。 锁相环技术应用于频率合成也是锁相环的一个重要应用。其电路的设计的发 展方向有以下两个：一个方向是研究跳频速度不断提高的跳频频率时钟；另一个 方向是研究提高小数分频的频率分辨率的频率合成技术。这两个方向对军事应用 来说都有极其重要的研究意义，但是目前我国对于这两个方向的研究均处于起步 阶段。 1 2 2 国内外研究动态 国际上对锁相环的研究一直进行得广泛而深入。国内包括东南大学、复旦大 学、浙江大学、哈尔滨工业大学等在内的些高校以及中国电子科技集团第二十 四研究所等单位，也对锁相环进行了比较深入的研究。下面概述近几年来国内外 4 高速自校准c m o s 片上时钟设计研究 对时钟稳定电路的重要研究成果，目前国际上采用的主流工艺线宽已进入0 1 3 1 m a 及以下。 2 0 0 4 年，伊朗德黑兰大学h o s s c ns h a m s i 、o s h o a e i 等人基于0 1 3 1 a m c m o s 工艺，设计了一个工作电压为1 2 v ，4 g h z 的锁相环电路【8 】，仿真结果输出1 t i l s 抖动 为0 0 0 5 p s ，功耗为5 4 m w 。 2 0 0 4 年，东南大学射频与光电所的孟凡生、朱恩等人基于t s m c0 1 8 i n n 标准 c m o s 工艺，设计了一个频率可达1 g h z 的单片时钟电路1 9 ，测试的结果为输出信 号舢抖动为5 4 p s ，相位噪声为1 2 4 d b h z i o m h z 。 2 0 0 5 年，意大利乌迪内大学r o b e r t on o r r i s 、n i c o l ad ad a l t 等人基于o 1 2 1 m a 标准c m o s 工艺，设计了一个2 4 g 锁相环【lo 】。经测试后，其输出信号的i n t e g r a t e d j i t t e r ( 1 k h z l o m h z ) 为0 7 4 p s 。 2 0 0 5 年，s u n g r u n gh a n 等人基于d 触发器，提出了一种新结构的脉宽控制 电路【1 1 1 。对于频率为1 g h z 1 2 7 g h z 输入时钟信号，脉宽可调节范围为达3 5 7 0 ；输出信号的脉宽与输入信号无关。对于频率为1 2 5 g h z 的输入时钟信号， j i t t e r 值小于2 3 p s ，功耗为15 0 m w 。 2 0 0 5 年，清华大学殷树娟、孙义和等人提出了一种高速低功耗低噪声的高性 能嵌入式混合信号锁相环结构【1 2 1 ，它的输出为多组高频稳定时钟信号。该锁相环 的输出时钟信号可以稳定在5 0 0 m h z ，环路锁定时间小于7 0 0 n s ，在1 8 v 电源电压 下，功耗小于1 8 m w ，噪声小于1 8 0 m v 。 2 0 0 6 年，d e r r i c kc w e i 和y u n t e n gh u a n g 等人基于0 2 5 1 a mc m o s 工艺，设 计实现了一个单片窄带时钟产生电路【1 3 】。输出r i l l s 抖动测试为0 4 p s 。 2 0 0 6 年，j u n - h y u nb a e 等人基于0 2 5 i _ t mc m o s 工艺，用数字电路模块实现了 一款脉宽稳定电路【。其工作模式分为跟踪和脉宽调整两种。在跟踪模式下，当 输入信号占空比在2 8 7 0 范围内时，输出以5 的线性误差跟踪输入；在脉宽 调整模式下，当输入信号占空比在2 5 * * 7 5 范围内时，输出信号脉宽调节为5 0 ， 误差在0 4 以内。 2 0 0 7 年，s i l i c o nl a b o t a t o r i e s 公司a d r i a nm a x i m 、r a m i nk p o o r f a r d 等人基于 0 1 3 1 a nc m o s 工艺，设计实现了一个全集成的频率合成器【1 5 】。其输出i t i i $ 抖动测 试为1 3 p s 。 2 0 0 7 年，东南大学射频与光电所刘永旺、王志功等人采用t s m co 1 8 1 a m 标准 c m o s 工艺，基于p l l 技术设计了一个全集成的2 s g b s 时钟数据恢复电路【1 6 j ， 测试所得的恢复时钟信号均方根抖动为2 4 p s 。 2 0 0 8 年， s a n d e rl j g i e r k i n k 基于9 0 n mc m o s 工艺，在1 v 电源电压下设 计实现了一个低杂散低相位噪声的时钟发生器【1 7 】，测试结果是：8 0 0 m h z 时钟输出 时，相位噪声为1 2 2 d b c h z 2 0 0 k h z ，杂散为- 4 8 d b c 。 第一章绪论 2 0 0 8 年，r t a j i z a d e g a n 等人设计了一款低功耗d c s 电路l 墙】。该设计基于脉 冲宽度控制环路，增加了r s 锁存器单元，产生占空比为5 0 且具有固定上升延迟 的时钟信号。该电路使用0 1 8 岬c m o s 工艺，电源电压为1 8 v 。在1 g h z 工作频 率下，对于占空比在3 0 - - 6 0 之内的输入信号，输出信号占空比为5 0 士o 7 。与 传统d c s 电路相比，功耗降低了8 7 ，版图面积减少了7 5 。 2 0 0 8 年，z h i h e n gc a o 、y u n c h ul i 、s h o u l iy a h 基于0 1 3 t m ac m o s 工艺，设计 实现了一个1 - 3 g h z 可调环形振荡器的锁相环时钟发生器【1 9 】。在2 5 g h z 中心频率， 3 k h z - 3 0 0 m h z 频带内的r m s 抖动为0 4 p s 。 2 0 0 9 年，s h a r a t hp m i l 等人基于t s m c1 3 0 n m 工艺，设计了一种反馈控制的低 压脉宽调整电路【2 0 1 ，其设计的原理是信号的平均电压正比于占空比的大小。电路 的工作电压为1 2 v ，工作频率是5 0 0 m h z 时，占空比调整范围可达2 5 - - - 7 5 ，输 出为占空比约5 0 的单端信号。 2 0 0 9 年，东南大学李栋在其硕士学位论文中基于s m i co 1 8 岬c m o s 数模混 合工艺，设计了一款应用于高速a d 转换器时钟模块的高性能锁相环电路【2 1 1 。系 统输出信号中心频率为2 0 0 m h z ，工作电源电压为1 8 v ，功耗为1 4 6 m w ，版图面 积为5 2 0 1 x m x 3 8 0 1 a n 。但系统锁定时间较长，约为1 7 9 s 。 2 0 1 0 年，中电2 4 所朱璨、徐鸣远等人采用0 1 8 p mc m o s 工艺，设计了一种 应用于超高速a d c 的脉宽调整电吲翻，最高可工作在1 7 g h z 时钟频率下。环路 锁定时间小于4 0 0 n s ，锁定精度可达5 0 士1 ；占空比调节范围为2 0 8 0 。时 钟抖动较小，适用于超高速a d c 的时钟信号脉宽调整，可满足8 位a d 转换器的 精度要求。 2 0 1 1 年，a k i h i d es f i 、t a k a f u m iy a m i 等人设计了一个基于环形振荡器的混 合型集成锁相环时钟发生器瞄l ，其工作频率可达1 2 1 g h z ，其r m s 抖动为5 7 0 f s 。 由国内外的研究动态可知，应用于高速，高精度的a d c 的时钟模块主要是用 锁相环来实现，本文也是基于锁相环的原理，设计了一个应用于a d c 的自校准时 钟电路。 1 3 论文的内容安排 本文基于锁相环的原理，设计了一款用于高速a d 转换器的高速自校准c m o s 片内时钟电路。本文分为五个章节，每一章节的内容安排如下： 第一章说明本文研究的课题的背景，给出了本文设计选用的锁相环的发展历 程以及国内外的一些研究动态。 第二章就锁相环的技术研究给出了锁相环的基本组成结构，工作原理，设计 过程中比较关注的重要参数。同时对目前比较流行的电荷泵锁相环和延迟锁相环 6 高速自校准c m o s 片上时钟设计研究 的各个模块进行了分析与比较。 第三章基于锁相环的原理，提出应用于高速a d 转换器的时钟稳定电路设计 的基本结构，并给出了本文所设计的应用于1 6 b i t 的高速自校准c m o s 片上时钟设 计的每个模块的电路设计即原理分析。 第四章按照第三章给出的电路设计的顺序，基于s m i c 0 3 5 j t mc m o s 工艺， 分别给出了相应各个模块的仿真结果，并对仿真结果进行了一定的文字分析。 第五章概括总结了本文设计完成的一些工作，以及未完成的工作。对后续的 工作指明了方向。 第二章锁相环的基本原理 第二章锁相环的基本原理 自从锁相的概念被提出以来，锁相环( p l l ，p h a s e - l o c k e dl o o p ) 因为其结构简 单、性能优良，被广泛地应用于频率合成、时钟同步和时钟与数据恢复等一些领 域中。本文所设计的自校准片内时钟电路也是基于锁相环原理，因此在实现具体 的电路设计之前，需要对了解一下锁相环的基本原理。 2 1 锁相环的构成 锁相环是比较输出和输入信号相位的反馈系统。简单的说，它是这样一种电 路：将振荡器输出的信号与一个参考信号同步，使它们工作在同一频率下。锁相 环路内部振荡器的振荡频率和相位受到外部输入参考信号的控制，并且其输出信 号的频率能自动地跟踪输入参考信号的频率，故其通常用于闭环跟踪电路。在锁 相环工作的过程中，当输出信号的频率等于输入信号的频率时，输出信号与输入 信号就会保持固定的相位差值，也就是输出信号与输入信号的相位被锁定，这就 是锁相环名称的由来。当前的集成电路中锁相环主要应用在频率倍增、频率合成 以及时钟恢复等等。 2 1 1 锁相环的结构 基本锁相环的结构包括鉴相器( p d ，p h a s ed e t e c t o r ) 、环路滤波器( l f ，l o o p f i l t 哪和压控振荡器( v c o ，v o l t a g e c o n t r o l l e do s c i l l a t o r ) 三部分【2 4 1 。图2 1 给出了 基本锁相环的结构框图。 图2 1 基本锁相环的结构框图 鉴相器的作用是比较两个信号的相位，它将输入信号v x t ) 与压控振荡器 ( v c o ) 的输出信号屹( ，) 的相位进行比较，鉴相器的输出为与这两信号的相位差 成正比的误差电压v a ( t ) 。 环路滤波器的作用是滤除鉴相器产生的误差电压v a t ) 中的高频成分和噪声， 仅把直流分量送给振荡器，从而增加了系统的稳定性。 压控振荡器受环路滤波器输出直流电压v a t ) 的控制，使压控振荡器的振荡频 8 高速自校准c m o s 片上时钟设计研究 率逐渐接近输入信号的频率，直至消除两者之间的频差而被锁定。 假设输入信号为： m ( f ) = ks i l l 哪+ q ( ，) 式中：形是输入信号的振幅； 鲍是输入信号的角频率； q ( ，) 是输入信号的瞬时相位，以其载波相位哆r 为参考。 压控振荡器输出信号表达式为： 屹( f ) = 圪c o s 吃，+ 见( f ) 。 式( 2 - 1 ) 式( 2 - 2 ) 式中：圪是压控荡器的输出信号振幅； 魄是压控荡器的固有角频率； 眈( r ) 是压控振荡器输出信号的瞬时相位，以其固有振荡相位心，为参考。 鉴相器的两个输入信号的瞬时相位差为： 见= q f + q ( ，) 一 q ，+ 吃( f ) 式( 2 3 ) = ( q - t o o ) t + o , ( t ) - o o ( t ) 17 根据频率和相位之间的关系可得两信号之间的瞬时频差为： 掣= q 一眈一型d t 却4 ) 出 。、7 2 1 2 锁相环的工作原理 由图2 1 可知，锁相环是一个自动调节相差的反馈系统。它通过比较输入信号 v ( f ) 和压控振荡器输出信号屹( f ) 之间的相位，产生输出电压v d ( t ) ，并经过环路滤 波器滤波之后的直流分量k ( f ) 作为误差控制电压来调整v c o 的振荡频率，最终使 v c o 输出信号的频率与输入参考时钟信号的频率达到相等的稳定状态。在环路刚 开始工作时，输入参考时钟信号与输出信号的频率不相等，从而两者之间的相差 不断地改变，并超过2 石；而p d 是以相位差2 万为周期的，所以p d 的输出的误差 电压昨( r ) 就保持在某一固定范围内摆动。受误差电压控制，v c o 的频率也相应地 在一个固定的范围内变化。假如v c o 的振荡频率能变化到与输入参考信号频率相 等，就有可能会稳定在这个频率点上。在稳定之后，输入参考信号与压控振荡器 输出信号之间的频差为零，误差控制电压不再随时间变化，相位差保持为一恒定 值，这时锁相环路就进入所谓“锁定”状态。锁定后两信号之间的相位差表现为一固 定稳态值，即： 第二章锁相环的基本原理 9 l i i n 掣：o式( 2 5 ) 达到锁定状态后，压控振荡器输出信号频率偏离了原来的自由振荡频率蛾( 控 制电压v c ( f ) = 0 时的频率) ，其偏移量通过式( 2 - 4 ) 和式( 2 5 ) 得到，为： 了d o o ( t ) ：哆一吃 式( 2 6 ) 这时输出信号的频率已变为： 采q r + o o ( ，) = t o o + 了d o o ( t ) = 哆 5 戈( 2 - 7 ) 由此可得出，通过锁相环路的相位跟踪，最终可以使输出时钟信号与输入参 考时钟信号之间不存在频差而只是存在很小的稳定相差。这个稳定的相位差可以 使锁相环路在锁定时仍然维持鉴相器有一个固定的输出电压。此电压经过滤波器 滤波后剩下的直流分量被加到压控振荡器上控制端，将压控振荡器的振荡频率逐 渐调整到与输入参考信号频率同步。 由上面的分析可知，p l l 是一个动态反馈控制系统，它包含锁定、失锁、捕 获和跟踪四种工作状态1 2 5 1 。 ( 1 ) 锁定状态：环路处于稳定状态，即输出信号与输入信号同步。此时，压控 振荡器的输出时钟信号与整个环路的输入参考信号相位相等，或者两者之间频率 相等但是存在一个恒定的相位差。环路锁定时，控制压控振荡器振荡频率的控制 电压趋于一恒定值。 ( 2 ) 失锁状态：当输入参考信号与环路反馈给鉴相器的信号之间的的频率差不 能为零时，或者是系统不停产生振荡而无法在某一频率锁定时，这两种情况均被 称为失锁状态。这个状态表示环路无法正常工作。产生这种失锁状态的原因是多 方面的，包括输入信号超出了锁相环的能锁定的范围，环路的结构设计存在问题 等。 ( 3 ) 捕获过程：假如固有频差在一定范围之内，依靠锁相环的相位跟踪作用， 环路从失锁状态最终到锁定状态的过程称之为捕获过程。处于捕获过程的环路， 系统的频差和相差逐渐减小。环路处于捕获状态表示环路已经开始正常工作，只 是还没有达到最终锁定的稳态。 ( 4 ) 跟踪状态t 如果环路的输入信号频率和相位不是恒定值，而是不断变化的， 此时若输出信号的频率和相位也能相应地跟随输入变化而变化，环路的这种状态， 称为“跟踪状态”。跟踪状态下环路的输入信号频率和相位的变化引起的相差一般都 不大，故环路仍可视作线性系统。 1 0 高速自校准c m o s 片上时钟设计研究 2 1 3 锁相环路的稳定性参数 实际应用中，锁相环的稳定性参数是衡量它性能的重要指标，这些参数表征 了环路静态和动态的稳定性。 锁相环的锁定状态是静态过程，而捕获过程是动态过程。在静态和动态这两 种过程中，为了能使环路正常工作，需要满足一定的条件，就是能够使锁相环路 稳定的一些参数。 在静态条件下，也即环路锁定状态，各种原因都会导致输入信号的频率相对 于压控振荡器的振荡频率发生变化，相当于a c o = i 一( d o 变化。频率变化转为相位 变化，通过环路跟踪作用，则可使压控振荡器的频率和和相位不断随之变化，环 路就进入了跟踪状态。我们通常将环路在a c o = i 一( d o 发生变化时所能保持锁定的 最大的频宽称为同步带宽，用a c o 表示。这是我们提出的第一个最具理论性的参 数，它量化反映了锁相环的静态稳定极限值。 在动态条件下，也即环路捕获过程，实际环路的捕获过程就是锁相环路从失 锁状态逐渐变成锁定状态的过程。锁相环的跟踪捕获能力是其固有属性。但是， 在研究锁相环捕获过程之前，我们要了解环路失锁的前提条件。当输入输出信号 的频差a c o 超出同步带宽a 范围时，环路肯定是处在失锁状态的。但是即使 国小于同步带宽日时，环路也有失锁的可能性。这与我们之前定义的同步 带并不矛盾，因为要使锁相环保持相位跟踪有三个必要条件【2 6 】： 1 ) 输入参考信号的频率变化总量必须小于同步带的宽度o h 。 2 ) 输入参考信号的最大频率变化量必须小于失锁带的宽度a ( d p o 。 3 ) 输入参考信号频率的变化率a c o 要小于c o n ( o n 是指系统的自然振荡频 率) 。 所以即使频率误差a c o 小于国日，环路也会因为输入参考信号的频率变化 率大于o n ，或者最大频率变化量超过了a ( d p o 而导致进入失锁状态。总结上面 所述，我们可以定义环路的稳定性参数如下： 1 ) 同步带a 。环路可以保持相位跟踪的频率偏差范围，在这个范围之内 可以使锁相环路保持静态条件稳定。 2 ) 失锁带o ) p o 。可以保证锁相环路动态稳定的频率偏差范围，环路在这个 范围内失锁一般最终都会再次锁定。但是，假如再次锁定需要捕获的话，时间会 很长。 3 ) 捕获带a c o p 。锁相环路失锁时，频率偏差在这一范围内，环路一定会通 过捕获重新锁定，但是时间会比较长。 4 ) 快捕带a c o l 。在这个频偏范围里，输入信号和输出信号不需要经历周期 跳跃就能达到锁定状态，因此这一频带范围被称为快捕带。 第二章锁相环的基本原理 2 2 电荷泵锁相环 前文所述的经典锁相环存在锁定捕获的问题 2 7 1 。与一般简单的锁相环相比， 电荷泵锁相环( c p p l l ) 锁定速度快，且其捕获范围仅受v c o 调谐范围的限制。如 果忽略不匹配和泄漏电流，静态相位误差为零等缺陷，电荷泵锁相环已经成为近 年来应用更为广泛的一种结构。电荷泵锁相环的检测部分使用了鉴频鉴相器 ( p f d ，p h a s ea n df r e q u e n c yd e t e c t o r ) ，p f d 不但可以检测相位，还可以检测频率， 这就是“辅助捕获”；p f d 可以大大提高锁相环的捕获范围至v c o 的频率调节范围。 图2 2 给出了电荷泵锁相环的结构框图， ( c p ，c h a r g ep u m p ) 、低通滤波器r ( l p f ， 分频器( f r e q u e n c yd i v i d e r ) 五个部分。 它的组成部分包括鉴频鉴相器、电荷泵 l o wp a s sf i l t e r ) 、压控振荡器( v c o ) 、 图2 2 电荷泵锁相环的结构框图 p f d 的作用是比较输入参考信号与分频器输出信号之间的相差和频差，产生 出与相差和频差成正比的电压信号，该电压信号用作为后面的c p 的开关管控制信 号。c p 的作用是将p f d 输出的电压信号变为充放电电流，该电流即为l p f 的电 容充放电电流，经过l p f 之后，高频部分和噪声被滤除掉，只剩下一个直流电平， 该直流电压就是压控振荡器的振荡控制信号。p f d 和c p 两者的组合增益是无穷大 的，只要输入参考信号与分频器输出地反馈信号之间的相差不等于零，l p f 里的 电容就会不断地进行充放电，不断调节v c o 的输出振荡频率。当环路锁定时，输 入参考信号与分频器输出信号频率相等，相位相同，相差为0 ，此时输入参考与输 出信号的相位一致，频率满足关系式f m = 厶n 。 为了进一步对环路作定量的分析，有必要先从组成环路的五个基本部件的特 性得出它们的数学模型。 2 2 1 鉴频鉴相器的结构与动态分析 鉴相器的电路存在多种形式，总体上可以分为模拟p d 和数字p d 两大类。模 拟p d 主要的结构是相乘电路，如四象限乘法器，它的作用是对输入信号与输出信 号的波形进行乘积再平均，从而获得直流的误差输出。 数字鉴相器也有很多类型，最简单的是异或门，就是当两输入信号电平不同 高速自校准c m o s 片上时钟设计研究 时，输出为高，其余情况输出为低电平，这样就达到鉴相的功能。 为了改善锁相环的捕获范围，我们不仅仅需要鉴相，有时还需要鉴频，这就 导致了鉴频鉴相器的产生。图2 3 给出了一种我们常用的鉴频鉴相器【冽的电路结 构和输出波形，它的结构包含两个边沿触发、带复位的d 触发器和一个与门，输 出q 和q 是后续c p 电路的两个开关管的控制信号。d 触发器的数据输入端保持 为高电平，时钟输入端的输入信号分别是参考时钟信号和分频器输出的反馈信号。 当a 的上升沿先于b 到达时，g 变高；随后b 的上升沿到达时，绋也变高；此 时同时为高的q 和q 通过与门复位触发器，把g 和q 都拉回到低电平。 v n n a b v 九 九 厶a 厂 厂 厂 厂 b 厂 厂 厂 厂 m 兀几几几 q i lll 图2 3p f d 的电路结构及输出波形 如果忽略窄复位脉冲的影响，那么输出电压g 和q 的平均值是输入信号相位 差见( f ) 的函数，即巧= 厂 见( r ) 。如图2 4 所示，这里认为理想的鉴相特性是线性 的，即： 屹= r a ( t ) 式( 2 - 8 ) 屹j - 4 n- 2 n二砚刁_ 歹二 二二巡 o2 几4 九 西 图2 4p f d 输出的平均信号与相位差的关系曲线 异或门鉴相器的一个重要的缺陷就是有可能将输出锁在参考信号的谐波上， 与之相比，p f d 则很好的解决了这个不足，这样有利于增大锁相环的锁定范围。而 且p f d 只有在信号的上升沿才会触发有效，所以对输入信号的占空比没有要求。由 图2 3 中q 的波形图中可以看出，当a 为高电平，一旦b 的上升沿来临，酝就会输 出一个窄的复位脉冲，这个脉冲的宽度正好等于一个与门的门级延时，这个延时 的存在正好解决了p f d 存在鉴相死区这一非理想效应。 第二章锁相环的基本原理 1 3 2 2 2 电荷泵的结构与动态分析 虽然p f d 与p d 相比有许多优点，但是如果将p f d 直接与无源滤波器相连，则 p f d 的增益会随滤波器输出的变化而变化 2 9 j 。在p f d 和环路滤波器之间加一个电荷 泵就可以解决上述问题，其作用就是将p f d 的电压输出转化为电流输出。 原则上，一个c p 至少包含两个控制开关，一个电流源和一个电流沉。如图2 5 所示： l o o pt i l t 盯 图2 5 简单的c p 结构 两个开关分别由u pp u l s e s 和d o w np u l s e s 控制，一旦开关闭合，电流源会 给环路滤波器充放电。当环路锁定时，其充电和放电的时间相等，为了尽可能降 低时钟抖动 3 0 1 ，需要将充放电的时间尽量缩短，因此我们常常需要设计使开关导 通的控制信号为宽度很小的脉冲信号。 图2 6 给出了一个由鉴频鉴相器和最简单的电荷泵组成的结构【3 l 】，它驱动了一 个电容，其中开关在实际电路中一般是由m o s 管来实现的。根据p f d 的两个输出 信号来决定两个开关管的导通与否，也即决定是把电荷泵入到环路滤波器，还是 将电荷从环路滤波器中抽出。该电路有三个工作状态：当q a = q = 0 时，那么开 关s 和& 都断开，电容c ，上的电压v o w 保持不变；当幺为高而绋为低时，则开 关s 闭合，岛断开，电流源，p 和电容c p 存在电源到地的通路，p 会对c p 充电； 相反，若鳞为低而蜴为高，则q 上的原先存储的电荷通过如泄放。q 和q 同时 为高这种情况是不存在的，因为一旦它们同时为高的瞬间，会通过d 触发器的复位 开关将它们又复位到低电平。图中，和，分别成为上拉电流和下拉电流，它们的 额定值是相等的。 1 4 高速自校准c m o s 片上时钟设计研究 a b a 厂 厂 厂 厂 ； b _ 二即厂 厂 厂 1兀兀兀 iiii 正一一一一f ，一暑劬、 图2 6 带电荷泵的p f d 电路 下面推导p f d 和c p 的总增益。取瓦为输入信号的周期，q 为输入信号 的频率，用见表示输入信号与输出信号的相位差，电荷泵对c ，的充放电电流大小 为，则在一个输入信号周期内，电荷泵开关管的导通时间为： t o = 见q 式( 2 - 9 ) 因为只有在导通时间内才有电流通过电荷泵对c ，充放电，所以在输入信号的 一个周期内，电荷泵流入( 或流出) c p 的平均电流大小为： b = 砖= 乞券= 等 式( 2 - 1 0 ， 上式中，流入( 或流出) q 的平均电流大小与输入信号的频率大小无关。因此，p f d 和电荷泵级联使用时，充放电电流关于输入输出信号相位差的传递函数可表示为： 砸) 2 番见( s ) 式( 2 - 1 1 ) 由此可推出p f d 和电荷泵级联的总增益为： k e o = 易2 石 式( 2 1 2 ) 以上的分析使用平均电流概念来等效电路的瞬态电流大小，在输入信号与输 出信号的相位差在2 万范围之内的情况下，这一近似的误差是可以接受的，但是在 大部分情况下，这种近似并不适用。 2 2 3 环路滤波器的结构与动态分析 环路滤波器通常是通过低通滤波器实现的，主要作用是滤除鉴频鉴相器和电 荷泵输出电压信号中的噪声和高频分量，得到近似的直流信号作为压控振荡器的 控制信号。环路滤波器的性能很大程度上决定着整个环路的特性，通过合理的设 计，改善控制电压的频谱纯度、整个环路的跟踪性能和相位噪声性能，从而保证 第二章锁相环的基本原理 1 5 环路的稳定性。 环路滤波器种类很多，通常可分为有源滤波器和无源滤波器。无源低通滤波 器的噪声较小，没有额外的功耗，无工作范围限制，使设计大大地简化了，经常 被选用来作为p l l 中的环路滤波器。这里重点分析无源的r c 滤波器【3 2 1 。 电荷泵锁相环中的环路滤波器最初选用的是单电容结构，但这种单电容结构 往锁相环系统中引入了极点，影响锁相环路的稳定性；另一方面，理论上讲，阶 数越高的滤波器对锁相环的抖动的抑制作用就越大，因为可以从波特图上看出更 高阶的环路滤波器的传递函数的衰减速度更快，但是使用更多的无源器件会引入 更多的噪声，占用更大的面积，而且高阶滤波器中高环节的容值非常小的电容有 可能影响v c o 的输入电容而引起失真。为了解决以上两种情况的问题，可以折中 一下考虑，在原有的单电容结构上为系统引入一个零点，即通过在单电容上串联 一个电阻来实现。 图2 7 给出了一种与电荷泵一起使用的典型的二阶环路滤波器的结构。一阶 r c 滤波器是电阻和电容的串联组合，当电荷泵每次向环路滤波器注入电流时，控 制电压都会经历一个大的跳动【2 引。通常将一个较小的电容c 2 与一阶r c 滤波器并 联就可以缓解这个问题，达到抑制控制电压的跳动的目的，这样l p f 就变成了一 个二阶的环路滤波器。引入了小电容c 2 ，增加了系统的极点，所以设计时，需要 考虑整个锁相环的稳定性问题。 图2 7 二阶的低通滤波器 二阶滤波器实质是将电流转换到电压的一